电工学电子技术实验讲义doc(共19页)

1、PAGE PAGE 20实验(shyn)一、集成运算(yn sun)放大器的基本应用一、实验(shyn)目的1. 研究用集成运算放大器组成的比例求和电路的特点及性能。2. 了解运算放大器在实际应用时应考虑的一些问题。二、预习要求1. 复习集成运放线性应用部分内容，并根据实验电路参数计算各电路输出电压的理论值。2. 在反相加法器中，如和均采用直流信号，并选定= 1 V，当考虑到运算放大器的最大输出幅度（12 V）时，则的大小不应超过多少伏？3. 为了不损坏集成块，实验中应注意什么问题？三、实验原理集成运算放大器是一种具有高电压放大倍数的直接耦合多级放大电路。当外部接入不同的线性或非线性元器件组成

2、输入和负反馈电路时，可以灵活地实现各种特定的函数关系。在线性应用方面，可组成比例、加法、减法、积分、微分和对数等模拟运算电路。理想运算放大器特性在大多数情况下，将运放视为理想运放，就是将运放的各项技术指标理想化。满足下列条件的运算放大器称为理想运放：开环电压增益 ；输入阻抗 ；输出阻抗 ；带宽 ；失调与漂移均为零等。失调与漂移均为零等。理想运放在线性应用时的两个重要特性：输出电压与输入电压之间满足关系式 由于，而为有限值，因此，。即，称为“虚短”。由于，故流进运放两个输入端的电流可视为零，即，称为“虚断”。这说明运放对其前级吸取电流极小。上述两个特性(txng)是分析理想运放应用电路的基本原则

3、，可简化运放电路的计算。在应用集成运算(yn sun)放大器时，需要知道它的几个引脚的用途。图4-0所示的是A470集成运算放大器的外形、引脚和符号(fho)图，它有双列直插式 图4-0（a）和圆壳式两种封装。这种运算放大器需要与外电路相接的是通过7个引脚引出的。各引脚的功能如下。2为反相输入端；3为同相输入端；4为负电源端，接-12V稳压电源；7为正电源端，接+12V稳压电源；6为输出端；1和5为外接调零电位器的两个端子；8为空角。基本运算电路（1）反相比例运算电路电路如图4-1所示。对于理想运放，该电路的输出电压与输入电压之间的关系为 为了减小输入级偏置电流引起的运算误差，在同相输入端应接

4、入平衡电阻/。反相加法电路 反相加法电路如图4-2所示，输出电压与输入电压之间的关系为 ， 同相比例运算电路 图4-3（a）是同相比例运算电路，它的输出电压与输入电压之间的关系为 ， 当时，即得到(d do)如图4-3（b）所示的电压跟随器。图中，用以减小漂移(pio y)和起保护作用。一般取10，太小起不到保护作用(zuyng)，太大则影响跟随性。差动放大电路（减法器） 减法运算电路如图4-4所示，当，时。有如下关系式 为便于得到实验所需的直流信号，实验者可组装如图4-5所示的简易双输出的直流信号源。 四、实验内容实验前要看清运放组件各引脚的位置，切忌正、负电源极性接反和输出端短路，实验时要

5、注意选择合适的直流信号幅度以确保集成运放工作在线性区，否则将会损坏集成块。1反相比例运算电路（1）按图4-1连接(linji)实验电路，接通12 V 电源(dinyun)，输入端对地短路(dunl)，即进行调零和消振。（2）输入来自简易信号源的电压值，用直流电压表测量输入电压及输出电压，并从指针的偏转方向判定输出电压与输入电压的相位关系，将测量结果记入表4-1中。 表4-1（V）(V)相位关系理论实际 2同相比例运算电路 （1）按图4-3（a）连接实验电路，接通12 V 电源，输入端对地短路，先进行调零和消振。（2）输入来自简易信号源的电压值，用直流电压表测量输入电压及输出电压，并从指针的偏转

6、方向判定输出电压与输入电压的相位关系，将测量结果记入表4-2中。（3）按图4-3（b）连接实验电路，接通12 V 电源，输入端对地短路，先进行调零和消振。后观察电压跟随情况。 表4-2（V）(V)相位关系理论实际 3反相加法电路（1）按图4-2连接实验电路(dinl)，接通12 V 电源(dinyun)，输入端、对地短路(dunl)，先进行调零和消振。(2) 输入信号自简易信号源和的电压值，本实验运算放大器的最大输出幅度（12V）,实验时要注意选择合适的直流信号幅度，以确保本芯片使用安全，用直流电压表测量输入电压、及输出电压，将测量结果记入表4-3中。 表4-3（V）（V） (V)理论实际 (

7、V)4减法电路（1）按图4-4连接实验电路，接通12 V 电源，输入端、对地短路，先进行调零和消振。(2) 输入信号自简易信号源和的电压值，用直流电压表测量输入电压、及输出电压，将测量结果记入表4-4中。 表4-4（V）（V） (V)理论实际 (V) 五、实验报告要求(yoqi)1将理论计算结果和实测数据相比较，分析产生(chnshng)误差的原因。2说明输出与输入(shr)间相位关系。3分析讨论实验中出现的现象和问题。六、实验设备与器件12V直流电源，函数信号发生器，交流毫伏表，直流电压表，集成运算放大器片，电阻器若干。实验二 组合逻辑电路 一、实验目的 1了解编码器、译码器、数据选择器等中

8、规模数字集成电路(MSI)的性能及使用方法； 2掌握74LS48BCD译码器和共阴极七段显示器的使用方法。3用集成译码器和数据选择器设计简单的逻辑函数产生器。 二、预习要求 I复习74LS48、74LS151、74LS138的逻辑功能。 2按实验内容2、3的要求，设计并画出逻辑电路图。 3弄懂图5.16.4的工作原理。 三、实验原理 1编码、译码、显示原理电路如图5.16.4所示。该电路由8线3线优先编码器74LSl48、4线七段译码器/驱动器74LS48、反相器74LS04和共阴极七段显示器等组成。74LS48具有以下特点： (1)消隐(灭灯)输入低电平有效。当=0时，不论其余输入状态如何，

9、所有输出为零，数码管七段全暗，无任何显示。译码时，=1。图5.16.4 编码、泽码、显示电路原理(2)灯测试(试灯)输入低电平有效。当=0 (=1)时，无论其余输入为何状态，所有输出为l，数码管七段全亮，显示数字8。可用来检查数码管、译码器有无故障。译码时，=1。(3)脉冲(michng)消隐(动态灭灯)输入=1时，对译码无影响(yngxing)；当=1时，若=0，输入数码是十进制零时，七段全暗，不显示，输入数码不为零，则照常显示。在实际使用中有些零是可以不显示的，如004.50中的百位的零可不显示；若百位为零且不显示，则十位的零也可不显示；小数点后第二位的零，不考虑有效位时也可不显示。这些可

10、不显示的零称为冗余零。脉冲(michng)消隐输入=0，可使冗余零消隐。 (4)脉冲消隐(动态灭灯)输出与消隐输入共用一个管脚4，当它作输出端时。与配合，共同使冗余零消隐。以3位十进制数为例。见图5.18.8。十位的零是否要显示，取决于百位是否为零，有否显示，这就要用进行判断，在和A3A0全为零时，=0，否则为1。百位为零，且=0(百位被消隐)，则百位和十位的=0，使十位的零消隐，其余数码照常显示。若百位不为零，或未使零消隐，则百位的和十位的全为1，使十位的零不具备消隐条件，而与其它数码一起照常显示。 3显示器显示器采用七段发光(f un)二极管显示器，它可直接显示出译码器输出的十进制数。七段

11、发光显示器有共阳接法和共阴接法两种。共阳接法就是把发光二极管的阳极都连在一起接到高电平上，与其配套的译码器为74LS46，74LS47；共阴接法则相反，它是把发光二极管的阴极都连在一起接地，与其配套的译码器为74LS48，74LS49。七段显示器的外引线排列图、共阴接法以及数字符号显示如图5.18.9(a)、(b)、(c)所示。 如果输入的频率较高时，显示(xinsh)器所显示的数字可能出现混乱或很快改变结果，这时，可在计数器后面加一级锁存器(如74LS273，八D触发器)。如果显示器所显示的数字暗淡，可加一级缓冲器(如74LS07，74LS17)或射随器来提升电流。2数据(shj)选择器的典

12、型应用之一逻辑函数产生器八选一数据选择器74LS151的外引线排列图和功能表分别如图5.16.5和表5.16.4所示。表5.16.4：74LS151功能表 由表5.16.4可以看出，当选通输入端=0时，Y是A2、A1、A0和输人数据D0D7的与或函数，它的表达式为(5.16.1)式中mi是A2、A1、A0构成(guchng)的最小项，显然当Di=1时，其对应(duyng)的最小项mi在与或表达式中出现(chxin)。当Di=0时，对应的最小项就不出现。利用这一点，可以实现组合逻辑函数。 将数据选择器的地址选择输入信号A2、A1、A0作为函数的输入变量，数据输入D0D7作为控制信号，控制各最小项

13、在输出逻辑函数中是否出现，选通输入端始终保持低电平，这样，八选一数据选择器就成为一个三变量的函数产生器。 例如，利用八选一数据选择器产生，可以将此函数改成下列形式 (5.16.2)式(5.16.2)符合式(5.16.1)的标准形式。考虑到式中没有出现最小项m1、m3、m4，因而只有D0=D2=D5=D6=D7=1，而D1=D3=D4=0。由此可画出该逻辑函数产生器的逻辑图如图5.16.6所示。 33线-8线译码器用于逻辑函数产生器和数据分配器3线-8线译码器74LSl38的外引线排列图和逻辑功能表分别如图5.16.7和表5.16.5所示。 图5.16.6 用74LSl51构成逻辑函数产生器 图

14、5.16.7 74LSl38外引线排列图由图5.16.7和表5.16.5可以看出，该译码器有三个选通端：STA、和，只有当STA=1，=0、=0同时满足时，才允许译码，否则就禁止译码。设置多个选通端，使得该译码器能被灵活地组成各种电路。在允许译码条件下，由功能表5.16.5可写出若要产生(chnshng)的逻辑函数，则只要(zhyo)将输入变量A、B、C分别接到A2、A1、A0端，并利用(lyng)摩根定律进行变换，可得 由此可画出其逻辑图如图5.16.8所示。 图5.16.8 用74LS138构成逻辑函数产生器此外，这种带选通输入端的译码器又是一个完整的数据分配器，如果把图5.16.7中的S

15、TA作为数据输人端，而将A2、A1、A0作为地址输入端，则当=0时，从STA端来的数据只能通过由A2、A1、A0所确定的一根输出线送出去。例如，当A2A1A0=100时，STA的状态将以反码形式出现在输出端。 4用加法器组成一个代码转换电路，将BCD代码的8421码转成余3码。以8421码为输入，余3码为输出，可得代码转换电路的逻辑真值表，如表5.16.6所示。由表中可见，Y3Y2Y1Y0和DCBA所代表的二进制数始终相差0011，即十进制数的3。故可得Y3Y2Y1Y0=DCBA+0011 (5.16.4)根据式(5.16.4)，用一片4位加法器74LS283便可接成要求的代码转换原理电路，如

16、图5.16.9所示。四、实验内容 1在图5.16.4所示原理(yunl)电路中，将A0A3，分别(fnbi)接至数据开关。验证译码器74LS48的逻辑(lu j)功能。试用数据选择器74LS151，设计一个监测信号灯工作状态的逻辑电路。其条件是信号灯由红(用R表示)、黄(用Y代表)和绿(用G表示)三种颜色灯组成，正常工作时，任何时刻只能是红、绿或黄当中的一种灯亮。而当出现其它五种灯亮状态时，电路发生故障，要求逻辑电路发出故障信号。 试用74LS138和与非门实现一位全加的功能。 五、实验报告要求 1在图5.16.4所示原理图中标出外引线管脚号。2写出实验内容2、3的设计过程，画出实验原理电路图

17、。说明实验结果。六、思考题在译码电路中，74LS48的输出端与数码管联接时，要注意什么？七、注意事项1TTL与非门多余输入端可接高电平，以防引入干扰。2检查显示器各段好坏时，可与译码器74LS48连接后，用LT=0来实现，也可由电源+5V接470电阻限流后接到显示器各段检查。八、实验元、器件集成电路74LS48 一片、74LS20 一片、74LS151 一片、74LSl38 一片、共阴七段显示器 一片实验三 集成触发器 一、实验目的 1熟悉并验证触发器的逻辑功能及相互转换的方法。 2掌握集成JK触发器逻辑(lu j)功能的测试方法。 3学习用JK触发器构成简单(jindn)时序逻辑电路的方法。

18、 4进一步熟悉(shx)用双踪示波器测量多个波形的方法。 二、预习要求 1复习触发器的基本类型及其逻辑功能。 2掌握D触发器和JK触发器的真值表及JK触发器转换成D触发器、T触发器、T触发器的基本方法。按实验内容4的要求，设计同步时序脉冲输出器电路，其输出波形如图5.17.1所示。 三、实验原理与参考电路 1集成触发器的基本类型及其逻辑功能。 按触发器的逻辑功能分，有RS触发器、D触发器、JK触发器、T触发器和T触发器。 按触发脉冲的触发形式分，有高电平触发、低电平触发、上升沿触发和下降沿触发以及主从触发器的脉冲触发等。 表5.17.1分别列出了时钟控制触发器的特性方程和功能表。 表5.17.

19、1 时钟控制触发器2触发器的转换 由于目前市场上供应的多为集成JK触发器和D触发器，很少有T触发器和T触发器，所以有时候我们要用一种类型的触发器代替另一种类型的触发器。这就需要进行触发器的转换。转换方法见表5.17.2。本实验选用(xunyng)CMOS双JK触发器CD4027，其功能齐全、用途广泛。图5.17.2和表5.17.3分别示出CD4027的外引线(ynxin)排列和功能表。图5.17.3示出CD4023(三3输入端CMOS与非门)的外引线(ynxin)排列。表5.17.2触发器的转换 图5.17.2 CD4027外引线排列 图5.17.3 CD4023外引线排列从功能表中可知，CD

20、4027是具有直接清零端、在CP上升沿翻转的边沿触发器。其最大工作频率为16MHz。 表 5.17.3 CD4027功能表 四、实验内容 1验证JK触发器的逻辑功能。 2将JK触发器转换成T触发器和D触发器，并验证其功能。 3将两个JK触发器连接起来，即第二个JK触发器的J、K端连接在一起，接到第一个JK触发器的输出端Q，输入1kHz方波，用示波器分别观察和记录CP、1Q、2Q的波形，理解二分频，四分频的概念。 4设计一个同步时序脉冲输出(shch)器，其输出波形如图5.17.1所示。用示波器观察(gunch)和记录CP和输出L的波形。五、实验报告要求(yoqi)1根据实验内容2，画出实验电路

21、图，列出电路转换后的逻辑功能。2根据实验内容3，画出实验电路图，以及对应绘出所测CP、1Q、2Q的电压波形，标出幅值和周期。3根据实验内容4.，画出实验电路图，并对应绘出CP和L的波形，标出幅值和周期。4. 体会触发器的应用。 六、思考题 1在本实验中，能用负方波代替时钟脉冲吗?为什么? 2观察同步时序逻辑控制器CP和L波形时，若CP信号送示波器CH1通道，输出L送CH2通道，“触发选择”置CH1通道，示波器上所显示的波形能稳定吗?若不能稳定，应如何选择触发电压? 七、注意事项 1本实验使用的集成芯片(CD4027和CD4023均为CMOS集成电路，因此必须严格遵守CMOS集成电路的使用规则。

22、 2用示波器观察多个波形时，最好采用外触发方式，并且选用频率最低的电压作外触发电压。 八、实验元、器件双JK触发器 CD4027 1片 三3输入与非门 CD4023 1片实验(shyn)四 计数(j sh)电路(dinl) 一、设计要求1.设计一个30秒定时电路，并具有时间显示功能。2.设置外部操作开关，可控制计时器的置数，启动、暂停计数功能。3.要求计时电路用74LS192集成片的减计时，秒脉冲用555集成电路组成的多谐震荡器构成。4.当计时器定时时间到，显示器上显示00，同时发出光电报警信号。二、预习要求1.用74LS192置数方式构成30进制减计数电路。2.用555集成电路构成秒脉冲的多

23、谐震荡电路。3.画出完整的30秒减计数定时电路。4.绘出十进制计数、译码、显示电路中各集成芯片之间的连接图。 三、实验原理与参考电路 计数、译码、显示电路是由计数器、译码器和显示器三部分组成的。 1计数器 计数器是典型的时序逻辑电路，它用来累计和记忆输入脉冲的个数。计数是数字系统中非常重要的基本操作，所以也是应用最广泛的逻辑部件之一。 集成计数器是中规模集成电路，其种类有很多。如果按各触发器翻转的次序分类，计数器可分为同步计数器和异步计数器两种。在同步计数器电路中，所有触发器都以输入计数脉冲为时钟脉冲，应翻转的触发器同时翻转。在异步计数器电路中，有的触发器以计数脉冲作为时钟脉冲，有的则以其它触

24、发器的输出作为时钟脉冲，故而状态更新有先有后，称为异步；如果按照计数数字的增减分类，可分为加法计数器、减法计数器和可逆计数器三种；如果按计数器进位规律分类，可分为二进制计数器、十进制计数器和N进制计数器三种。 计数器常从零开始计数，所以应具有“置零(清除)”功能。此外计数器还有“预置数”的功能，通过预置数据于计数器中，可以使计数器从任意值开始计数。 常用集成计数器均有典型产品，不必自己设计，只需合理选用(xunyng)即可。下面介绍几种常用的集成计数器。(1) 74LS192同步(tngb)十进制可逆计数器图5.18.2和表5.18.3分别示出74LS192的外引线(ynxin)排列图和功能表

25、。 表5.18.3 74LS192功能表 74LS192是同步十进制可逆计数器，具有双时钟和可预置功能。 当清除端CR=1时，无论有无计数脉冲，Q3Q0均为0，即为异步清除。当置数端=0时，无论有无计数脉冲，数据输入端D3D0所置数据被并行送到输出端Q3Q0。 当CPD=1，计数脉冲从CPu送入，则在CP上升沿的作用下，计数器进行加计数，加到9后，进位输出端=0。当CPu=1，计数脉冲从CPD送入，则在CP上升沿的作用下， 进行减计数，减到0后，借位输出端=0。(2) 74LS161 4位二进制同步计数器 图5.18.3和表5.18.4分别示出74LS161外引线排列图和功能表。 74LS16

26、1是TTL集成同步四位二进制计数器，它的主要功能为 异步清除：当=0时，无论有无CP，计数器立即清零，Q3Q0均为0，称为异步清除。同步预置：当=0时，在时钟脉冲上升沿的作用下，Q3=D3，Q2=D2，Q1=D1，Q0=D0。计数：当使能端ETP=ETT=1时，计数器计数。锁存：当使能端=0或=0时，计数器禁止计数，为锁存状态。图5.18.3 74LS161外引线(ynxin)排列2任意(rny)进制计数器 如果要用中规模集成计数器构成任意(rny)进制的计数器，可用反馈清零法和反馈置数法。 （1）反馈清零法在计数过程中，将某个中间状态N1反馈到清除端，使计数器返回到零重新开始计数。这样可将模

27、较大的计数器作为模较小（模为N）的计数器使用。若是异步清除，则N=N1，有毛刺；若是同步清除，则N=N1+1，且无毛刺。（2）反馈置数法反馈置数法可分为三种：（a）将数据输入端全部接地（所置数为零），然后将某个中间状态N1反馈到输入端，当计数到N1时，置数端为有效电平，将预先预置的数（零）送到输出端，即计数器全部清零。（若为同步置数，计数器的模N=N1+1，异步置数，则N=N1）将模为N1的计数器的进位信号反馈到置数端，并将数据输入端置成最小数N2。则同步置数时，N=N1-N2；异步置数时N=N1-N2-1（此类计数器称为可编程补码计数器）。将数据输入端置成最小数N2，再将计数过程的某一中间状态N1反馈到置数端。计数器计到N1后再从N2开始重新计数。如为同步置数，构成计数序列为N2到N1、模N=N1-N2+1的计数器；如为异步置数，则构成计数序列为N2到(N1-1)、模N=N1-N2的计数器。 本实验选用74LS161同步二进制计数器，采用反馈方式构成十进制计数器。 反馈式十进制计数器一般有两种形式。其一，利用清除端构成。即：当Q3Q2Q1Q0=1010(十进制数10)时，通过反馈线强制计数器清零。如图5.18.4所示。该电路由于1010状态只是瞬间，它会引起译码电路的误动作，因此很少被采用。其二，利用预置端构成。把计数器输入端D0D1D2D3全部接地。当计数器计到1001(十