第5章时序逻辑电路(分析与设计)

1、第4章 时序(sh x)逻辑电路学习要点：触发器的逻辑功能及使用 时序电路的分析方法和设计(shj)方法计数器、寄存器等中规模集成电路的逻辑功能和使用方法共九十三页第4章 同步 时序(sh x)逻辑电路4.1时序(sh x)逻辑电路的结构与类型4.5 同步时序逻辑电路的设计4.2 状态图与状态表4.3触发器及类型转换4.4同步时序逻辑电路的分析4.6同步时序逻辑电路的设计举例共九十三页 同步时序电路常用(chn yn)的分析方法有两种，一种是表格法，另一种是代数法。两种方法的分析过程示意图如图所示。状态表和状态图输出函数和激励函数表达式列出状态转移真值表电路次态方程组触发器功能表触发器次态方程

2、组用时间图和文字描述电路逻辑功能逻辑电路图表格法代数法4.4同步时序(sh x)逻辑电路的分析共九十三页1.根据逻辑图写出时序电路的输出(shch)方程和各触发器的激励方程。2.列时序电路的状态转移表（状态转移真值表由电路的输入、电路的现态、激励函数、次态和输出函数组成。）3.根据时序电路的状态转移表，画出壮态图和时序波形图。 4.分析电路的逻辑功能。表格分析法的一般(ybn)步骤 代数分析的一般步骤1、根据给定的同步时序逻辑电路，写出时序电路输出函数和激励函数表达式。2、把激励函数表达式代入时序电路触发器的次态方程，电路的次态方程组。3、根据次态方程组和输出函数表达式作出时序电路的状态表，画

3、出状态图。4、拟定一典型输入序列画出时间图，并用文字描述电路的逻辑功能。由分析步骤可知，两种方法大同小异，从本质上讲它们是相同的，分析中可视具体总是灵活选用。下面举例说明。共九十三页例 1 (典型)用表格法分析如图所示的同步时序逻辑电路。解：由图可以看出，该电路的存储元件是两个(lin )J-K触发器，组合电路是一个异或门，电路的输入为x，电路的状态（即触发器的状态）用y2、y1表示该电路的状态变量就是电路的输出，因此，它属于Moore型的电路的特例，其分析过程如下。Y2JCK=1X时钟Y1JCK1 该电路的输出(shch)即为电路的状态，故只需写出激励函数表达式，由逻辑电路图可知，各触发器的

4、激励函数表达式为第一步：写出输出函数表达式和激励函数表达式。一 时序逻辑电路的分析方法（表格法）共九十三页第二步：列出状态(zhungti)转移真值表。 图所示电路的状态转移真值表如表所示。状态转移真值表的作法是，首先将电路的输入x和现态y2、y1的所有取值组合填入表中第一栏和第二栏；然后将激励函数J2、K2、J1、K1的相应值填入表中第三栏；最后，由表中的现态和激励(jl)值，根据J-K触发器的功能表求出相应的次态值,由y2=0，J2=0，K2=0，根据J-K触发器功能表可知y2n+1=0；同理，由y1=0，J1=1，K1=1得y1n+1=1例 状态转移真值表 输入x现态y2 y1激励函数J

5、2K2J1K1000011110 00 11 01 10 00 11 01 1010110100101101011111111111111110 11 01 10 01 10 00 11 0共九十三页第三步：作出状态表和状态图。00 010111 10100011 根据表所示的状态转移真值表,可以(ky)作出该电路的状态表，如表所示。状态图如图所示。电路状态表 电路状态图 现态y2 y1 x=0 x=10 00 11 01 10 11 01 10 01 10 0 0 11 0次态0001101100111001第四步：用时间图和文字描述电路和逻辑功能(gngnng)。 由状态图可以看出，图所示

6、的同步电路是一个可逆计数器。当电路输入x=0时，可逆计数器进行加1计数，其计数序列为 当电路输入x=1时，可逆计数器进行减1计数，其计数序列为共九十三页设电路的初始状态为y2y1=00，典型的输入(shr)序列为x=11110000 X 11110000由状态表或状态图，作出的状态响应序列为下图所示。 1 2 3 4 5 6 7 8CPXY2Y1CP 1 2 3 4 5 6 7 8Y2 01100011Y1 01010101Y2n+1 11000110Y1n+1 10101010共九十三页电路图驱动方程(fngchng)和输出方程(fngchng)次态方程(fngchng)状态图、状态表或时序

7、图判断电路逻辑功能1235二 时序逻辑电路的分析方法（代数法）时序电路的分析步骤：计算4共九十三页例2 典型(dinxng)时钟(shzhng)方程：输出方程：输出仅与电路现态有关，为穆尔型时序电路。同步时序电路的时钟方程可省去不写。驱动方程：1写方程式共九十三页2求状态方程JK触发器的特性(txng)方程：将各触发器的驱动(q dn)方程代入，即得电路的次态方程：共九十三页3计算(j sun)、列状态表0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 11 0 11 1 10 0 00 1 01 0 01 1 000001100共九十三页4画状

8、态图、时序(sh x)图状态图共九十三页5电路(dinl)功能时序(sh x)图有效循环的6个状态分别是05这6个十进制数字的格雷码，并且在时钟脉冲CP的作用下，这6个状态是按递增规律变化的，即：000001011111110100000所以这是一个用格雷码表示的六进制同步加法计数器。当对第6个脉冲计数时，计数器又重新从000开始计数，并产生输出Y1。共九十三页例3 (典型(dinxng)输出(shch)方程：输出与输入有关，为米利型时序电路。同步时序电路，时钟方程省去。驱动方程：1写方程式共九十三页2求状态方程T触发器的特性(txng)方程：将各触发器的驱动(q dn)方程代入，即得电路的状

9、态方程：共九十三页3计算(j sun)、列状态表共九十三页45电路(dinl)功能由状态图可以看出，当输入X 0时，在时钟脉冲CP的作用(zuyng)下，电路的4个状态按递增规律循环变化，即：0001101100当X1时，在时钟脉冲CP的作用下，电路的4个状态按递减规律循环变化，即：0011100100可见，该电路既具有递增计数功能，又具有递减计数功能，是一个2位二进制同步可逆计数器。画状态图时序图共九十三页解： 求输出方程(fngchng)和激励方程(fngchng)。求状态方程。Q1 =J1Q1+K1Q1=（X Q0）Q1+X Q0Q1=X Q0 Q1n+1Q0=J0Q0+K0Q0=Q0J

10、0=K0=1 J1=K1=X Q0Z=XQ1Q0 【例4】分析图示同步时序(sh x)逻辑电路的逻辑功能。共九十三页列状态表，画状态图。然后(rnhu)将其合并得状态表，如图（d）所示。填Q1 n+1 Q0 n+1 和Z的卡诺图如图（a）（b）（c）所示，该时序电路为Mealy型时序电路。状态表共九十三页画波形图。逻辑(lu j)功能分析。当外部(wib)输入X=0时，状态转移按0001101100变 化，实现模4加法计数器功能。当外部输入X=0时，状态转移按0011100100变 化，实现模4减法计数器功能。所以，该电路是一个 同步模4可逆计数器。X加/减控制信号Z借位输出00011011Q

11、1Q01/01/01/11/00/00/00/0X/Z0/0共九十三页【例5】分析图示同步时序(sh x)逻辑电路的逻辑功能。求输出方程(fngchng)和激励方程(fngchng)。解： 求状态方程。 D2=Q1, D1=Q0, D0=Q1+Q0=Q1Q0Z2=Q2, Z1=Q1, Z0=Q0Q2 =D2=Q1, Q1 =D1=Q0, Q0 =D0=Q1Q0n+1n+1n+1共九十三页列状态表，画状态图。状态表状态图共九十三页画波形图。逻辑(lu j)功能分析。 由以上分析可见，该电路在CP脉冲作用下，把宽度为T的脉冲 以三次分配给Q0、Q1和Q2各端，因此该电路是一个脉冲分配器。由状态图和

12、波形图可以看出，该电路每经过(jnggu)三个时钟周期循环一次，并且该电路有自启动能力。(或是模3的能自启动的计数器)共九十三页例6 分析(fnx)图所示的同步计数器。 共九十三页(3)作状态表和状态图。n3Q n2Q n1Q 1n3Q+ 1n2Q+ 1n1Q+ 0 0 0 1 1 1 0 0 1 0 1 0 0 1 0 1 0 1 0 1 1 0 0 1 1 0 0 1 1 1 1 0 1 1 1 0 1 1 0 0 1 1 1 1 1 0 1 1 (4)功能分析：是模值等于(dngy)5的五进制计数器。 可以自启动。共九十三页例7分析(fnx)图 所示的同步时序电路。写出电路的输出(shc

13、h)方程和触发器的激励方程： 写出触发器的状态方程 Z=n3n2n1QQQ3J=n2n1QQ 2J=n1Q 1J=1 3K=n2n1QQ 2K=n1Q 1K=1 1n3Q+=n2n1QQn3Q+n2n1QQn3Q =n2n1QQn3Q+n1Qn3Q+n2Qn3Q 1n2Q+=n1Qn2Q+n1Qn2Q 1n1Q+=1n1Q+1n1Q=n1Q 共九十三页由状态方程和输出(shch)方程，作状态表和状态图。 n3Q n2Q n1Q 1n3Q+ 1n2Q+ 1n1Q+ Z 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 1 0 0 1 1 0 0 1 1 1 0 0 0 1 0 0 1

14、0 1 0 1 0 1 1 1 0 0 1 1 0 1 1 1 0 1 1 1 0 0 0 1 状态图 分析逻辑功能。根据状态转移图，这个计数器是模值等于8的二进制加法计数器，计数状态是从000-111；计数满8个数时，输出(shch)Z等于1，相当于逢8进1的进位输出。 共九十三页例8 分析(fnx)图所示的时序电路。 状态方程： 输出(shch)方程： 1Z=n1Q2Z=n2Q1n1Q+=1D=21XX+n11QX+n12QX 1n2Q+=2D=21XX+n21QX+n22QX 共九十三页状态表 状态表 21XX n1Qn2Q 00 01 11 10 1Z2Z0 0 00 01 00 10

15、 0 00 1 01 01 01 10 0 11 111 01 11 10 1 11 010 01 10 10 1 01n1Q+1n2Q+分析和说明。电路的3个状态(zhungti)的含义应该是： 这个电路实现(shxin)了串行比较器的功能。 状态(00、11) ：表示两个二进制数比较后，结果是到目前为止“相等”； 状态（01）：表示两个二进制数比较后，结果是到目前为止“X 1 X 2”.1Z=1，表示21XX；2Z=1， 表示21XX。 两个输出是：00,11,0100/11100100,11100100,11,100110共九十三页例 9 分析(fnx)图所示的同步时序电路反馈信号(xn

16、ho)的逻辑表达式： 1D=n1Qn3Q 分析和说明。状态转移表显示了电路有7个状态构成循环。这是序列信号发生器的特性。 序列的长度等于7。序列码是1110100 。不能自启动。共九十三页例10(典型)：用代数法分析图示同步(tngb)时序电路的逻辑功能。 1、列输出(shch)、激励函数表达式（Mealy型）2、状态方程组XCPZD21y2D1共九十三页3、状态表、状态图 y2 y1X=0X=10 00 11 01 100/010/000/000/0 01/001/001/101/01/01/10/01/01/000/00/00/0010010114、时序(sh x)波形图 12345678

17、010111010001000100101110001000100101110100010001拟定(ndng)x=01011101序例由上状态图得如右所示C PXy2Zy1该电路为101检测器。共九十三页同步时序逻辑电路(lu j din l)的分析举例例11：试分析(fnx)图6.2.2所示的时序逻辑电路。解：该电路为同步时序逻辑电路，时钟方程可以不写。（1）写出输出方程： （2）写出驱动方程：共九十三页（3）写出JK触发器的特性方程(fngchng)，然后将各驱动方程(fngchng)代入JK触发器的特性方程(fngchng)，得各触发器的次态方程(fngchng)：（4）作状态转换(z

18、hunhun)表及状态图 当X=0时：触发器的次态方程简化为：输出方程简化为：由此作出状态表及状态图。1Q0Q000110/0/0/1 X=0时的状态图共九十三页当X=1时：触发器的次态方程(fngchng)简化为：输出方程(fngchng)简化为：由此作出状态表及状态图。将X=0与X=1的状态图合并 起来得完整的状态图。1QQ0001001/1/0/0 X=1时的状态图共九十三页根据(gnj)状态表或状态图，可画出在CP脉冲作用下电路的时序图。（5）画时序(sh x)波形图。共九十三页（6）逻辑(lu j)功能分析：当X=1时，按照减1规律从10010010循环变化，并每当转换为00状态(z

19、hungti)（最小数）时，输出Z=1。该电路一共有3个状态00、01、10。当X=0时，按照加1规律从00011000循环变化，并每当转换为10状态（最大数）时，输出Z=1。结论:该电路是一个可控的3进制计数器。0001100/00/00/11/11/01/0 完整的状态图共九十三页设计(shj)要求原始(yunsh)状态图最简状态图画电路图检查电路能否自启动1246时序电路的设计步骤：选触发器，求时钟、输出、状态、驱动方程5状态分配3化简4.5 同步时序逻辑电路的设计共九十三页同步时序电路设计的一般步骤如下。1、把对时序电路的一般文字描述变成电路的输入、输出及状态关系的说明，进而形成状态图

20、和状态表。但是，所得到的状态图和状态表是原始的，其中可能包含多余的状态。2、对原始状态表进行状态化简，消去多余的状态，求得最小化状态表。3、对简化(jinhu)后的状态表进行状态编码即进行状态赋值，把状态表中用文字标注的每个状态用二进制代码表示。这一步得到一个二进制状态表。4、选定触发器的类型，列出激励函数表，并求出激励函数和输出函灵敏表达式。5、画出逻辑电路图。4.5.1建立(jinl)原始的状态表、状态图共九十三页【例】建立“111”序列(xli)检测器的原始状态图和原始状态表。解： 确定输入(shr)变量和输出变量。X=011011111011Z=000000111000设置状态。S0：

21、初始状态，表示电路还没有收到一个有效的1。S1：表示电路收到了一个1的状态。S2：表示电路收到了连续两个1的状态。S3：表示电路收到了连续三个1的状态。 设该电路的输入变量为X，代表输入串行序列，输出变量为Z，表示检测结果。输入X 和输出Z之间的关系为共九十三页画状态图，列状态表。Mealy型原始(yunsh)状态图Mealy型原始(yunsh)状态表共九十三页【例】建立一个余3码误码序列(xli)检测器的原始状态图和 原始状态表。确定输入变量和输出变量。输入变量X，为串行输入余3码序列(xli)，高位在前，低位在后；输出变量Z为误码输出。 设置状态。 该电路属于串行码组检测，对输入序列每四位

22、一组进形检测后才复位，因此初始状态表示电路准备开始检测一组代码。从初始状态开始，每接收一位代码便设置一个状态。共九十三页例：设计(shj)101检测器1允许(ynx)重叠输出1有效还是0有效允许重叠否注意：1/10/01/00/01/00/0BAC次态/输出现态10ABCA/0C/0A/0B/0B/0B/1共九十三页2不允许(ynx)重叠 1/01/00/01/00/00/00/0BACD1/1现态次态/输出(shch)01ABCDA/0C/0A/0A/0B/0B/0D/1B/0状态图状态表共九十三页例2设计(shj)01检测器 0/00/01/10/01/0BAC1/0次态/输出(shch)

23、现态ABCB/0B/0B/0A/0C/1C/001状态图状态表 例3设计一个1001检测电路要求：1）电路连续不停地工作，凡是遇到连续的四位输入为1001时，输出为1，否则为02）每输入四位码之后，电路自动恢复到初态，在这四位输入码中，当且仅当为1001时，输出为1，否则，输出为0。允许重叠不允许重叠注：共九十三页1/01/11/00/01/00/00/0BACD0/0不允许(ynx)重叠： 解：允许(ynx)重叠状态图状态图1/11/00/01/00/00/0BACD0/01/0共九十三页 代码(di m)检测：检测是否为8421码的电路若是电路输出为0，否则输出为1。 1/10/11/10

24、/11/10/11/00/01/00/01/00/01/00/01/00/010100010101010ABCDEFGHIPQRSMN状态图例：某同步睦序电路，其输入x1x2，输出(shch)为Z，在同一时间内输入x1和x2，不能同时为1，只有x1输入3个或3个以上1，然后x2输入1个1时，电路输出为1，否则z为0。00/001/010/010/000/0BACD10/001/000/010/000/001/101/0状态图共九十三页4.5.2 状态表简化(jinhu) 状态表简化：消除多余的状态得最小化状态表。 构成原始状态图时，只考考(ko ko)设计要求，未考虑状态数目，为减少成本，对原

25、始状态表进行简化。 完全确定状态表不完全确定状态表状态表的种类一、完全确定状态表：状态表中所有次态及输出都是确定的 。一）、概念1、等效（等价）状态 原始状态表中，两个（两个以上）状态在相同输入条件下，输出相同、次态等价则称这两个（两个以上）状态等价。或设S1和S2为完全状态表中两个状态，如果对所有可能的输入序列，分别从S1和S2出发，所得的输出响应序列完全相同，则S1和S2等价。记作（S1，S2）。 共九十三页2、等效的传递性：若（A，B）（B，C）（A，C）3、等价类：彼此等价的状态集合（A，B）、（B，C）（A，B，C）4、最大等价类：若一个等价类不是其他等价类的子集(z j)。最大：不

26、是数目最多，而是指独立性。 二）、等价的判断： 根据输入信号所有可能组合下的次态和输出进行判断。条件：1）输出完全相同 2）次态满足下列条件之一 a 次态相同 b 次态交错 S1S2 S2S1 c 次态循环 (S1 , S2 )(S3,S4) (S3,S4) (S1,S2 ) d 次态为状态(zhungti)本身 e 次态对等效 （S1,S2）（S3,S4）且(S3,S4)等效共九十三页三）、最小化状态表 所有最大等效(dn xio)类的组合构成最小化状态表。 四）、简化(jinhu)方法观察法隐含表法1、观察法例 次态/输出01现态ABCDEB/0E/1D/0E/1E/1C/0C/0A/0A

27、/0E/0（A、C）（B、D） 循环（A、C） （B、D） （E） 共九十三页 例 简化(jinhu)下例状态表 现态次态/输出x=0 x=1ABCDA/0A/0A/0A/0B/0C/0D/1D/1现态次态/输出X=0X=1ABCA/0A/0A/0B/0C/0C/1（C、D）等效(dn xio) 最大等效类集合为 和A），（B）和（C，D）分别用符号表示，并代入原状态表中，从而得到最小化状态表。 最小化状态表共九十三页2、隐含(yn hn)表法： 水平“缺尾”垂直“缺头”（1）作隐含表，直角三角网络（2）顺序(shnx)比较等价打“”不等价打“”不确定“填状态对”（3）关联比较（4）合并找最大

28、等价类得最小化状态表次态/输出共九十三页例 简化(jinhu)状态表 现态ABCDEFGC/0F/0D/0D/0C/1D/0C/1B/1A/1G/0E/0E/1G/0D/0X=1X=0次态/输出(shch)BCDEFGABCDEFCFCFAEBECDDEBCDEFGABCDEFCFCFAEBECDDE（a）（b）水平“缺尾”垂直“缺头”（1）作隐含表，直角三角网络（2）顺序比较等价打“”不等价打“”不确定“填状态对”（3）关联比较（4）合并找最大等价类得最小化状态表( a)( b)最大等效类的集合为（A，B，E），（C，F）（D）（G） 次态/输出现态x=0 x=1ACDGC/0D/0D/1C

29、/1A/1G/0A/0D/0共九十三页二、不完全(wnqun)确定状态表次态/输出(shch)现态x=0 x=1S0S1S2S3S0/0d/dd/dd/dS1/0S2/0S3/0d/1 不完全确定状态表：状态表中的次态及输出有不确定的 。如右表所示。一）、概念1、相容状态 设状态S1和S2是不完全确定状态表中的两个状态，如果对于所有的有效输入序列，分别从状态S1和S2出发，所得到的输出响应序列（除不确定的那些位这外）是完全相同的，那么状态S1和S2是相容的，或者说状态S1和S2是相容对，记作（S1，S2）。2、相容的特点：1）不具有传递性 若状态S1和S2相容，状态S2和S3相容，但状态S1和

30、S3不一定相容。 2）最大相容类不一定是最小化状态表中的状态。 共九十三页第一，它们的输出完全相同，或者其中的一个（或两个）输出为任意值。第二，它们的次态满足下列(xili)条件之一：（1）次态相同；（2）次态交错；（3）次态循环；（4）其中的一个（或两个）为任意状态；（5）次态对相容。二）、等价(dngji)的判断：3、相容类：所有状态之间都是两两相容的状态集合，称为相容类。4、最大相容类。若一个相容类不是任何其它相容类的子集时，则该相容类称为最大相容类。 为了方便地从相容状态对中找到所有的最大相容类，所以引入了状态合并图。 共九十三页状态合并图：是一种将不完全确定(qudng)状态表的状态

31、以“点”的形式均匀地绘在圆周上，然后把所有相容对都用线段连接起来所得到的图。在这种图中，圆周上的点表示状态，点与点之间的连线表示两状态之间的相容关系，而所有点之间都有连线的多边形就构成一个最大相容类。 不完全确定状态表的简化过程(guchng)与完全确定状态表的简化过程(guchng)相似，即一般分为寻找相容对、最大相容类和作出最小化状态表3个步骤：不完全确定状态表简化的步骤：第一步：作隐含表，寻找相容状态对。 若状态Si和Sj是相容状态，则在隐含表的相应方格中填入“” 。 若状态Si和Sj不是相容状态，则在隐含表的相应方格中填入“” 若状态Si和Sj的输出相同（除任意项外），但其次态对尚不能

32、直接确定是否相容，则在隐含表的相应方格中填入状态Si和Sj的次态对。 共九十三页第二步：画状态(zhungti)合并图，找最大相容类。第三步：作出最小化状态表。这一步与完全确定状态表简化有很大不同，首先需要从最大相容类（或相容类）中选出一组能覆盖原始状态表中全部状态的相容类，这一组相容类必须(bx)满足以下3个条件。覆盖性。即所选相容类集合应包含原始状态表的全部状态。最小性。即所选相容类集合中相容类个数应最小。闭合性。即所选相容类集合中的任一相容类，在原始状态表中任一输入条件下产生的次态应该属于该集合中的某一个相容类或相容类的一部分。同时具备最小、闭合和覆盖三个条件的相容类（包括最大相容类）集

33、合，称为最小闭覆盖。不完全确定状态表的最简化，就是寻找一个最小闭覆盖。S1S2S3S1S2S4S3S1S2S4S5S6S3（a）（b）（c）典型状态合并图 共九十三页例 简化(jinhu)表所示的状态表 现态次态输出(shch)x=0X=1ABCDEFBD0dDBAE1DE1Fd1dCd第一步：作隐含表，寻找相容状态 BCDEFABCDEBFABDEDECDCDCECEAFABDEFC图 例的状态合并图图 例的隐含表由隐含表可得到全部相容状态对：（A，B），（A，F），（B，C），（B，D），（B，E），（B，F），（C，D），（C，E），（C，F），（D，F），（D，E），（E，F）第二步：

34、作状态合并图，求最大相容类。状态合并图 由状态合并图得到的最大相容类是（A，B，F），（B，C，D，E，F）共九十三页第三步：作最化状态表 从最大相容(xin rn)类和相容(xin rn)类中选择一组能覆盖原始状态表中全部状态的相容(xin rn)类，如或或等。选择(xunz)作闭覆盖表，检查其是否满足覆盖性和闭合性。 例 闭覆盖表 最大相容类覆盖闭合ABCDEFx=0 x=1ABFBCDEFABBCDEFFBABFCDCDE共九十三页现态次态输出x=0 x=1ACA，CACC01现态次态输出x=0 x=1ACdACC01例的最小化状态表 共九十三页现态次态/输出x=0 x=1ABCDED/

35、dE/0D/0C/dC/1A/dA/dB/dC/dB/d 简化(jinhu)下表所示的状态表。 第一步：作隐含表，寻找(xnzho)相容状态 BCDEABCDDE隐含表DEABACCDABCDBCBCABDE由隐含表可得相容状态对为（A，B），（A，C），（A，D），（A，E），（B，C），（C，D），（D，E）共九十三页ABDEC状态合并图第二步：作状态(zhungti)合并图，求最大相容类。第三步：作最小化状态表。若选相容(xin rn)类（A，B，C）和（A，D，E），作闭覆盖表检查其闭合性、覆盖性表. 闭覆盖表 相容类覆盖闭合ABCDEx=0 x=1ABCADEAABCDEDECDAB

36、ABC从表可发现相容类（A，D，E）在x=0时次态为CD，它不属于所选的两个相容类中的任何一个，这说明选择的相容类集合不满足闭合条件。共九十三页若选择相容类（A，B，C）和（D，E），作闭覆盖(fgi)表如表所示，可发相容类集合 满足覆盖(fgi)、闭合和最小这3个条件。命A（A，B，C），B=（C，E），作出最小化状态表 。 相容类覆盖闭合ABCDEx=0 x=1ABCDEABCDEDECABBC现态次态/输出x=0 x=1ABB/0A/0A/dA/d共九十三页4.5.3 状态(zhungti)编码1、定义：所谓状态(zhungti)编码，是指给最小化状态(zhungti)表中的每个字母或数

37、字表示的状态(zhungti)，指定一个二进制代码，形成二进制状态(zhungti)表。状态(zhungti)编码也称状态(zhungti)分配。2、状态编码的任务是： （1）确定状态编码的长度（即二进制代码的位数或触发器状态变量y1,，yr的位数）； （2）寻找一种最佳的或接近最佳的状态分配方案。以便使所设计的时序电路最简单。状态编码的长度是由最小化状态表中的状态个数来确定的。设最小化状态表的状态数为N，状态编码的长度为n，状态数N与状态编码长度n的关系为2n-1N2n状态进行分配时，可能出现的状态分配方案数KS为： 共九十三页有人曾经证明，彼此(bc)独立的分配方案数Ku为 表为N=4,n

38、=2时的全部(qunb)分配方案 状态方 案123456789101112ABCD000111101011010001001011111000010010110101111000100001111101001000110110100111000110001111001001状态方 案131415161718192021222324ABCD001110010110110010010011110001100010011110001101011100101101100000011011010011101011000111100100y1y2y1y2y1y2y1y2y1y2y1y2y1y2y1y2共九

39、十三页Y1Y2用卡诺图表示(biosh)如图ADBC0110y1y2ABDC0110y1y2ADCB0110y1y2ACDB0110y1y2ABCD0110y1y2ACBD0110y1y2159131721由以上卡诺图可以看出(kn ch)只有3种是独立方案（1、5）（9、13）（17、21）3、状态分配的基本原则有四条：（1）（列相邻）在相同输入条件下具有相同次态的现态，应尽可能分配相邻的二进制代码；（2）（行相邻）在不同输入条件下，同一现态的次态应尽可能分配相邻的二进制代码；（3）（输出相同相邻）输出完全相同的现态应尽可能分配相邻的二进制代码；（4）最小化状态表中出现次数最多的状态应分配逻

40、辑0。（一般初始状态分配逻辑0） 共九十三页例对表所示的状态(zhungti)表进行状态(zhungti)编码。现态次态/输出X=0X=1ABCDC/0C/0B/0A/1D/0A/0D/0B/1第一步：确定状态编码(bin m)的长度。 因状态表中共有四个状态，即N=4，所以每个状态编码的长度应为n=2，也就是说，实现该状态表需要2个触发器，设状态表变量为了y1和y2。第二步：确定状态分配方案由原则（1）得：状态A和B应分配相邻的二进制代码；状态A和 C也应分配相邻二进制代码。由原则（2）得：状态C和D，C和A，B和D，A和B应分配相邻的代码。由原则（3）得：状态A、B和C应分配相邻的代码。由

41、原则（4）得：状态A分配逻辑0，即A的编码为y1y2=00。共九十三页1ABCDy1y2010状态分配方案现 态y2 y1x=0 x=10001111010/010/000/101/011/000/001/111/0第三步：确定状态(zhungti)分配表共九十三页4.5.4 确定(qudng)激励函数和输出函数 根据二进制状态表和所选定的触发器的激励表或次态方程，求出触发器的激励函数表达式和电路的输出函数表达式，并予以(yy)化简。最后，用适当的逻辑门和所选的触发器构成实现给定逻辑功能的逻辑电路。 触发器的激励表:是把触发器的现态和次态作为自变量，而把触发器的输入（或激励）作为因变量的一种真

42、值表。 四种类型触发器的激励表 Q Q（n+1）R SJ KTD0 00 11 01 1d 00 11 00 d0 d1 dd 1d 001100101共九十三页例 若用J-K触发器实现下表所示的二进制状态(zhungti)，试确定该表的激励函数表达式和输出函数表达式。 现 态y2 y1x=0 x=10001111011/000/000/101/001/000/110/111/0解 第一步：确定(qudng)激励函数表达式。由给定的二进制状态表写出电路的次态方程组为共九十三页根据(gnj)J-K触发器的次态方程，变换(binhun)上式得： 将上式与J-K触发器的状态方程进行比较得激励函数为第

43、二步：确定输出函数表达式。xy2y100 01 11 10010 0 0 00 1 1 1ZZ=y2y1+xy1共九十三页例 若用T触发器实现上例 所示的二进制状态表，试写出激励函数和输出(shch)函数的表达式。现 态y2 y1x=0 x=10001111011/000/000/101/001/000/110/111/0解 第一步：确定激励函数表达式。根据给定(i dn)的二进制状态表和T触发器的激励表可列出电路的激励表 共九十三页次态输入x现态y2 y1激励函数T2 T1000011110 00 11 11 00 00 11 11 01 10 11 10 10 10 01 01 11 10

44、 11 11 10 10 10 10 1画激励函数T1 T2的卡诺图，并化简得 ，T1=1 第二步：确定输出(shch)函数表达式4.5.5 画逻辑电路(lu j din l)图（略）共九十三页例1建立(jinl)原始状态图设计一个按自然态序变化(binhu)的7进制同步加法计数器，计数规则为逢七进益，产生一个进位输出。状态化简2状态分配3已经最简。已是二进制状态。共九十三页4选触发器，求时钟(shzhng)、输出、状态、驱动方程因需用(x yn)3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。由于要求采用同步方案，故时钟方程为：输出方程：共九十三页状态方

45、程不化简，以便使之与JK触发器的特性方程(fngchng)的形式一致。共九十三页比较，得驱动(q dn)方程：电路图5共九十三页检查电路(dinl)能否自启动6将无效状态(zhungti)111代入状态(zhungti)方程计算：可见111的次态为有效状态000，电路能够自启动。共九十三页 对于某些典型的同步时序电路，直接从命题要求(yoqi)就可以列出编码状态表，不需要经过“建立原始状态图”，“状态化简”和“状态分配”这三步。因此，这类设计问题称为“给定状态的设计”。(如计数器、移位寄存器等)已知编码状态表如何设计同步(tngb)时序电路如果从逻辑命题可以直接列出状态表，时序电路的设计主要完

46、成以下工作：1、根据编码状态表画出次态卡诺图和输出卡诺图。2、根据次态卡诺图分别求出各触发器的状态方程。3、将求得的状态方程与触发器的特征方程比较后，导出激励方程。4、检查自启动情况。5、根据激励方程和输出方程画出逻辑电路图。共九十三页例 设计一个“111”序列(xli)检测器，用来检测串行二进制序列(xli)，要求每当连续输入3个（或3个以上）1时，检测器输出为1，否则输出为0。其典型输入输出序列(xli)如下。输入x：0 1 1 1 0 1 1 1 1 0输出Z：0 0 0 1 0 0 0 1 1 0A1/0BC0/01/10/01/0（b）0/01/10/0D1建立(jinl)原始状态图

47、共九十三页状态(zhungti)化简2现态次态/输出ZX=0X=1ABCDA/0A/0A/0A/0B/0C/0D/1D/1现态次态/输出ZX=0X=1ABCA/0A/0A/0B/0C/0C/1因最小化状态(zhungti)表中有3个状态(zhungti)，故状态(zhungti)编码的长度为2，设状态(zhungti)变量为y2和y1。由状态分配的基本原则分别可得：（1）状态对BC，AB，AC应分配相邻代码；（2）状态对AB，AC，应分配相邻代码；（3）状态对AB应分配相邻代码；（4）状态A应为逻辑0 状态分配3共九十三页1ABCy2y1010状态(zhungti)分配方案现 态y2 y1X=

48、0X=100011100/000/000/001/011/011/14选触发器，求输出(shch)、次态、驱动方程次态输入x现态y2 y1激励函数J2 K2 J1 K1输出Z000011110 00 11 11 00 00 11 11 00 00 00 0d d0 11 11 1d d0 d 0 d0 d d 1d 1 d 1d d d d1 d 1 d1 d 1 dd 0 d 0d d d d000d001d共九十三页5检查(jinch)电路能否自启动次态输入x现态y2 y1激励函数J2 K2 J1 K1输出Z011 01 00 1 0 10 0 1 00 00 101 一旦电路处于无用状态“10”，不管输入为1还是为0，经过一个时钟节拍，电路可自动(zdng)进入有效序列。说明电路无挂起现象，但从输出来看，若电路处于无用状态“10”，当输入为1时，电路错误地输出一个1。为了消除这个错误输出。电路输出应修改如下 共九十三页Y2J2K2&XCPY1J