电子系统设计基础6.3节

1、中国科学技术大学六系EDA 实验室http/6.3 Quartus II 操作指南6.3.1 简介Altera 技术领先的 Quartus II 设计软件配合一系列可供客户选择的 IP 核，可使设计人员在开发和推出 FPGA、CPLD 和结构化 ASIC 设计的同时，获得无与伦比的设计性能、一流的易用性以及最短的市场推出时间。这是设计人员首次将 FPGA 移植到结构化 ASIC中，能够对移植以后的性能和功耗进行准确的估算。Quartus II 软件支持 VHDL 和 Verilog 硬件描述语言（HDL）的设计输入、基于图形的设计输入方式以及集成系统级设计工具。Quartus II 软件可以将

2、设计、综合、布局和布线以及系统的验证全部都整合到一个无缝的环境之中，其中还包括和第三方 EDA 工具的接口。Quartus II 的主要特性有：基于模块的设计方法提供工作效率更快集成 IP在设计周期的早期对 I/0 引脚进行分配和确认存储器编译器支持CPLD、FPGA 和基于 HardCopy 的 ASIC使用全新的命令行和脚本功能自动化设计流程高级教程帮助深入了解 Quartus II 的功能特性。Altera 公司的 Quartus II 软件提供了可编程片上系统（SOPC）设计的一个综合开发环境，是进行 SOPC 设计的基础。Quartus II 集成环境包括以下内容：系统级设计，嵌入式

3、软件开发，可编程逻辑器件（PLD）设计，综合，布局和布线，验证和仿真。Quartus II 设计软件根据设计者需要提供了一个完整的多平台开发环境，它包括整个FPGA 和 CPLD 设计阶段的解决方案。有关 Quartus II 的典型设计流程如图 6-43 所示。1中国科学技术大学六系EDA 实验室http/图 6-43Quartus II 的典型设计流程此外，Quartus II 软件为设计流程的每个阶段提供了 Quartus II 图形用户界面、EDA工具界面和命令行界面。可以在整个流程中只使用这些界面中的一个，也可以在设计流程的不同阶段使用不同的界面。本书将只介绍 Quartus II

4、图形用户界面的设计流程及使用方法。6.3.2 Quartus II 图形用户界面设计流程在 Quartus II 软件的图形用户界面下可以完成设计流程的所有阶段。Quartus II 软件的图形用户界面是一个全面的，易于使用的独立解决方案。下面列出了 Quartus II 图形用户界面为设计流程每个阶段所提供的功能。设计输入阶段提供的功能有：文本编辑器（Text Editor）模块和符号编辑器（Block & Symbol Editor）或称原理图编辑器内置 MegaCore 管理器（MegaWizard Plug-In Manager）2编程和配置 (Programming & Config

5、uration)仿真(Simulation)时序逼近(Timing Closure)时序分析(Timing Analysis)工程更改管理 (Engineering Change Management布局布线(Place & Route)测试(Debugging)功耗分析(Power Analysis)综合(Synthesis)设计输入(Design Entry)中国科学技术大学六系EDAhttp约束输入阶段提供的功能有：分配编辑器（Assignment Editor）引脚规划器（Pin Planner）设置（Setting）框平面布局图编辑器（Floorplan Editor）设计分区窗口综

6、合阶段提供的功能有：分析和综合（ysis & Synthesis） VHDL、Verilog HDL & AHDL设计助手RTL 查看器（RTL Viewer）技术查看器（Technology Map Viewer）渐进式综合（Incremental Synthesis）或称增量综合布局布线阶段提供的功能有：适配器（Fitter）分配编辑器（Assignment Editor）平面布局图编辑器（Floorplan Editor）渐进式编译（Incremental Compilation）窗口（Report Window）资源优化顾问（Resource Optimization Advisor）

7、设计空间管理器（Design Space Explorer）编辑器（Chip Editor）时序分析阶段提供的功能有：时序分析仪（Timingyzer）窗口（Report Window）技术查看器（Technology Map Viewer）仿真阶段提供的功能有：仿真器（Simulator）波形编辑器（Waveform Editor）编程阶段提供的功能有：汇编程序（Assembler）编程器（Programmer）转换程序文件（Convert Programming Files）系统级设计阶段提供的功能有：SOPC BuilderDSP Builder3中国科学技术大学六系EDAhttp开发阶

8、段提供的功能有：Software Builder基于模块的设计阶段提供的功能有：LogicLock 窗口平面布局图编辑器（Floorplan Editor） VQM WriterEDA 界面方面的功能有：EDA Netlist Writer功耗分析阶段提供的功能有：lay 功耗分析器（lay 早期功耗估计器（layerlay Earlyyzer）er Estimator）时序近阶段提供的功能有：平面布局图编辑器（Floorplan Editor） LogicLock 窗口时序优化顾问（Timing Optimization Advisor）设计空间管理器（Design Space Explor

9、er）渐进式编译（Incremental Compilation）调试阶段提供的功能有：SignalTap II SignalProbe在系统器内容编辑器（In-System Memory Content Editor） RTL 查看器（RTL Viewer）技术查看器（Technology Map Viewer）编辑器（Chip Editor）工程更改管理方面的功能有：编辑器（Chip Editor）资源属性编辑器（Resource Property Editor）更改管理器（Change Manager）首次启动 Quartus II时出现的图形用户界面如图 6-44 所示。4中国科学技术

10、大学六系EDA 实验室http/图 6-44Quartus II 图形用户界面Quartus II 软件包包括一个模块化编译器（Compiler），它包括以下模块（标有星号的模块表示根据设置，在完整编译时可选择使用）：Analysis & Synthesis（分析和综合） Partition Merge*（分区合并） Fitter（适配器） Assembler*（汇编器）Timing Analyzer*（时序分析仪） Design Assistant*（设计助手）EDA Netlist Writer*（EDA 网表编写程序）HardCopy Netlist Writer*（HardCopy 网

11、表编写程序）所有的这些 Compiler 模块可以做为完整编译的一部分，通过选择“Processing” 菜单中的“Start Compilation”菜单来运行。若要单独运行各个模块，可以选择“Processing”菜单中的“Start”菜单，然后从 Start 子菜单中为模块选择相应的指令。还可以逐步运行一些 Compiler 模块。更详细的信息请参考 Quartus II 的手册或帮助。此外，还可以通过选择“Tools”菜单中的“Compiler Tool”菜单，并在 Compiler Tool窗口中运行该模块来启动 Compiler 模块。在 Compiler Tool 窗口中，可以打

12、开该模块的设置文件或报告文件，还可以打开其它相关的窗口，如图 6-45 所示。启动模块打开模块设置页面打开报告文件图 6-45Compiler Tool 窗口5中国科学技术大学六系EDA 实验室http/同时，Quartus II 软件还提供了一些预定义的编译流程，可以利用“Processing”菜单中的命令来使用这些预定义的流程。表 6-6 列出了一些最常用的编译流程的命令。表 6-6常用编译流程命令此外，还可以按照个人习惯，自定义 Quartus II 软件的布局、菜单、命令和图标。在第一次打开 Quartus II 软件时，可以在标准 Quartus II 用户界面和 Max+Plus

13、II 界面之间选择外观和操作习惯，或者稍后使用“Tools”菜单中的“Customize”对话框选择外观和操作习惯。如果先前使用 Max+Plus II 软件，Max+Plus II 的外观和操作习惯设置允许使用熟悉的 Max+Plus II 布局、命令和图标以便控制 QuartusII 软件的功能。图 6-46 显示了 Customize对话框。图 6-46Customize 对话框Customize 对话框也允许设置是否显示 Quartus II 或者 Max+Plus II 快捷菜单，是设置6流程说明Processing 菜单中的命令完整编译流程进行当前设计的完整编译Start Comp

14、ilation 命令编译和仿真流程如果仿真模式为时序仿真，流程执行完整编译，然后仿真当前设计。如果仿真模式为功能仿真，则流程只执行Generate Functional Simulation Netlist 命令，然后对当前设计进行功能仿真。Start Compilation And Simulation命令SignalProbe 流程在不影响设计中现有适配的情况下，将用户指定的信号引至输出引脚，无需进行完整编译，就可以调试信号。Start-Start SignalProbe Compilation 命令。早期时序估算进行部分编译，但是在Fitter 完成这前停止并生成早期时序估算。Start

15、-Start Early Timing Estimate命令分区合并在渐进式综合之后合并设计分区，建立单一网表，在后续编译阶段使用。如果采用渐进式综合，或者在修改设计之后，没有重新完整编译设计，则必须运行此命令。Start-Start Partition Merge 命令中国科学技术大学六系EDAhttp在菜单栏的左边还是右边。Quartus II 快捷菜单包含的菜单命令用于每个 Quartus II 应用程序，是常用处理命令。Max+Plus II 快捷菜单与 Max+Plus II的 Max+Plus II 菜单命令类似，提供用于应用程序令也是常用的 Max+Plus II 菜单命令。Ma

16、x+Plus II 菜单上令与相应的 Quartus II 命令功能相同。图 6-47 显示了 Quartus II 和Max+Plus II 的快捷菜单。以下步骤描述了使用 Quartus II 图形用户界面的基本设计流程：1、 使用“File”菜单中的“New Project Wizard”建立新工程并指定目标器件或器件系列。2、 使用 Text Editor 建立 Vhdl、Verilog HDL 或 Altera 硬件描述语言（AHDL）设计。根据需要，使用 Block Editor 建立表示其他设计文件的符号框图，也可以建立原理图。还可以使用 MegaWizard Plug-anag

17、er（“Tools”菜单）生成宏功能模块和 IP 功能的自定义变量，在设计中将它们例化。3、可选使用 Assignment Editor、Pin Planner、Settings框（“Assignments” 菜单）、Floorplan Editor、Design Partitions束。窗口、LogicLock 功能指定初始设计结7中国科学技术大学六系EDA 实验室http/图 6-47Quartus II 和Max+Plus II 快捷菜单4、 可选进行 Early Timing Estimate，在完成 Fitter 之前生成时序结果的早期估计。5、 可选使用 SOPC Builder

18、或 DSP Builder 建立系统级设计。6、 可选使用Software Builder 为Excalibur 器件处理器或Nios 嵌入式处理器建立软件和编程文件。7、 使用 Analysis & Synthesis 对设计进行综合。8、 可选如果设计含有分区，而没有进行完整编译，则需要采用 Partition Merge 合并分区。9、 可选通过使用 Simulator 和 Generate Functional Simulation Netlist 命令在设计中执行功能仿真。10、11、12、13、使用 Fitter 对设计进行布局布线。使用 PowerPlay Power Analy

19、zer 进行功耗估算和分析。使用 Timing Analyzer 对设计进行时序分析。使用 Simulator 对设计进行时序仿真。8中国科学技术大学六系EDA 实验室http/14、可选使用物理综合、Timing Closure 平面布局图、LogicLock 功能、Settings对话框和 Assignment Editor 改进时序，达到时序逼近。15、16、使用 Assembler 为设计建立编程文件。使用编程文件、Programmer 和 Altera 硬件对器件进行编程；或将编程文件转换为其它文件格式以供嵌入式处理器等其它系统使用。17、可选使用 SignalTap II Logi

20、c Analyzer、SignalProbe 功能或 Chip Editor 对设计进行调试。18、可选使用 Chip Editor、Resoure Property Editor 和 Change Manager 管理工程更改。6.3.3 Quartus II 操作实例上节给出了利用 Quartus II 图形用户界面设计的基本步骤，其中有些步骤是可选的，也就是说不是每个设计都要经过所有的步骤，可以根据设计要求只做些必要的步骤。本节将会通过一个实例来进一步介绍 Quartus II 图形用户界面的设计步骤。这个实例是利用74161 来设计一个模为 12 的二进制计数器，同时为其配上一个分频器

21、，如图 6-48 所示。复位计数器输出分频时钟10Hz时钟20Mh图 6-48模为 12 计数器的实例框图其中分频器部分利用 VHDL 来描述，然后为其创建图形符号，最后和计数器部分一起采用原理图形式描述与连接。下面将从创建新工程开始一步步的来介绍整个设计过程。第一步：创建新工程在 Quartus II 软件中可以利用创建工程向导（New Project Wizard）创建一个新的工程。在向导中需要指定工程的工作目录、工程名以及顶层文件名，同时可以指定工程中所要用到设计文件、其他源文件、用户库及第三方 EDA 工具，也可以在创建工程的同时指定目标器件类型。对于现有的 MAX+PLUS II 工

22、程文件,可以利用 Quartus II 软件 File 菜单下的Convert MAX+PLUS II Project命令将 MAX+PLUS II 配置文件（.acf）转换为 Quartus II 工程， Quartus II 软件将为该工程建立新的 Quartus II 工程配置文件和相关设置。1、首先启动Quartus II方法：双击桌面上“Quartus II 5.1”或“开始”-“程序”-“ALTERA”-“Quartus II 5.1”2、在“File”菜单中选择“New Project Wizard”命令，进入新建工程向导的介绍，如图 6-49 所示。新建工程向导介绍中会指出此向

23、导一共有五步，点击“Next”进入向9分频器由 74161 构成的模为 12 的计数器。中国科学技术大学六系EDA 实验室http/导第一步：指定工程名、顶层实体名和路径，且顶层实体名是区分大小写的，如图 6-50所示。（注意：一般在 Quartus II 中，用户的每个独立设计都必须建立并对应一个工程，每个工程可包含一个或多个设计文件，其中有一个是顶层文件，顶层文件的名字必须与设计文件的实体名相同。）图 6-49启动新建工程向导及新工程向导介绍画面图 6-50新建工程向导第一步：指定工程名、顶层实体名和路径10中国科学技术大学六系EDA 实验室http/3、点击“Next”（此时如果指定的路

24、径不存在，会提示创建，选择“是”来创建）进入新建工程向导第二步：添加已有设计文件。一般新建工程时设计文件还没有输入，可直接点击“Next”跳过此步，进入下一步。4、新建工程向导第三步：选择器件及其系列。实验时要求选择器件系列为“Cyclone”，器件型号为“EP1C6T144C8”，如图 6-51 所示。然后点击“Next”进入下一步。图 6-51新建工程向导第三步：选择器件及其系列5、新建工程向导第四步：EDA 工具设置。一般设计用 Quartus II 完全可以了，因此点击“Next”跳过此步，进入下一步。6、新建工程向导第五步：摘要。在此步可以核对新建工程的各种信息：工程名、路径和器件等

25、。如果有误可点击“Back”返回进行修改，确认没有问题后点击“”结束此向导。第二步：建立、编辑设计文件由于本例中混合采用了 VHDL 语言描述和原理图描述两种形式，因此在介绍建立设计输入时，两种描述方法都要进行介绍。下面将先介绍 VHDL 描述的输入，然后再介绍图形方式的输入。11中国科学技术大学六系EDA 实验室http/1、 VHDL 语言的设计输入（1）选择“File”菜单中的“New”命令，打开新建文件对话框，如图 6-52 所示。选择“Device Design File”标签中的“VHDL File”项，点击“OK”按钮进入“Text Editor”（文本编辑器），进行 VHDL

26、设计的输入。“Text Editor”与常用的纯文件编辑器类似，在此就不多叙述了。图 6-52 新建设计文件对话框（2）在“Text Editor”中将以下实现 20MHz 到 10Hz 分频电路的 VHDL 代码输入，并保存。保存时 VHDL 文件的文件名与 VHDL 描述中的实体名相同，扩展名为“.vhd”，如图 6-53 所示。考虑如何使分频器输出 1Hz 的时钟信号。LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;USE IEEE.std_logic_unsigned.ALL;ENTITY Clk20Mto10 ISPORT( clk:IN std_l

27、ogic; -20MHz 输入时钟信号reset :IN std_logic; -输入复位信号clk10Hz :OUT std_logic-输出 10Hz 时钟信号);END Clk20Mto10;ARCHITECTURE arch_C2M1 OF Clk20Mto10 ISSIGNAL counter :integer RANGE 0 TO 999999;SIGNAL tmp_clk :std_logic;BEGINPROCESS BEGINWAIT UNTIL rising_edge(clk); -clk 的上升沿IF(reset=0)THENcounter=0; tmp_clk=0;12

28、中国科学技术大学六系EDA 实验室http/ELSEIF(counter=999999)THEN counter=0; tmp_clk=NOT tmp_clk;ELSEcounter=counter+1;END IF; END IF;END PROCESS;clk10Hz =tmp_clk;ENDarch_C2M1;图 6-53VHDL 设计描述输入与保存（3） 为此 VHDL 文件建立符号文件，主要用于下面的原理图/模块的绘制。选择“File”菜单中的“Create/Update”子菜单中的“Create Symbol Files for Current File”命令，如图 6-54 所示

29、。如果 VHDL 文件没有错误，会弹出“Create Symbol File was successful”提示。如果 VHDL 有错，请返回 VHDL 编辑器，修改正确后再次执行此步骤。13中国科学技术大学六系EDA 实验室http/图 6-54创建VHDL 文件的符号文件2、 图形设计的输入（1） 选择“File”菜单中的“New”命令，打开新建文件对话框，如图 6-52 所示。选择“Device Design File”标签中的“Block Diagram/Schematic File”项，点击“OK”按钮进入“Block Editor”（块图形编辑器），进行块图和原理图和符号的输入。在

30、“Block Editor”中可以输入原理图和块图，及编辑图形设计信息。同时 “Block Editor”可读取，编辑 QuartusII 的块设计文件（.bdf）和 Max+Plus II的图形设计文件（.gdf）。每个块设计文件包含设计中代表逻辑的块和符号。“Block Editor”将每个块图、原理图和符号代表的设计逻辑合并到工程中。还可以从块设计文件中的块来创建新的设计文件，另在修改块图和符号时更新设计文件，也可以在块设计文件的基础上生成块符号文件（.bsf）、AHDL 库文件（.inc）和 HDL 文件。在进行图形设计的输入前，先介绍一下图形输入界面下一些工具条的含义和使用方法，如图

31、 6-55 所示。14中国科学技术大学六系EDA 实验室http/图 6-55原理图绘制工具条下面对图 6-55 中的“Block Eiditor”工具的含义和用法给出简单的说明：选择和智能绘制工具选择此工具时，可以对“Block Editor”中的符号、原理图、块、连线及其它内容进行选择；同时还可以绘制符号、原理图和块间的连线与接口等。文本工具选择此工具时，可以在图形设计中加入文本信息。符号工具选择此工具时，将会打开符号对话框，如图 6-56 所示。在此对话框中可以选择系统提供库中的元件符号或当前设计工程中的符号。同时在此对话框中可以显示符号的预览图，并可选择插入的符号为块、重复插入模式及加

32、载“MegaWizard Plug-In Manager”。15中国科学技术大学六系EDA 实验室http/图 6-56符号对话框块工具选择此工具用来在“Block Editor”中添加块图。正交节点工具选择此工具，绘制细的节点连接线，来连接块、符号和引脚。连接的对象可以是块和符号间、引脚和符号间以及符号和符号间。正交总线工具选择此工具，绘制粗的总线连接线，来连接块、符号和引脚。连接的对象可以是块和符号间、引脚和符号间以及符号和符号间。正交管道工具选择此工具，绘制管道连接线，来连接块和引脚。连接的对象可以是块和引脚间、块和块间。使用橡皮筋使用橡皮筋时，可以拖动对象而保留信号的连通。在翻转和旋转

33、时无效。使用局部线选使用局部线选时，可以选择线的任一部分。缩放工具缩放工具用于放大/缩小“Block Editor”中的视图。全屏以全屏的方式显示当前的块编辑器。16中国科学技术大学六系EDA 实验室http/查找在当前的文件中查找文本。水平翻转水平翻转 180 度。垂直翻转垂直翻转 180 度。逆时针旋转 90 度逆时针旋转 90 度矩形工具用于画矩形。只用于标识，不具有电气特性。椭圆工具画椭圆。只用于标识，不具有电气特性。直线工具画直线。只用于标识，不具有电气特性。弧线工具画弧线。只用于标识，不具有电气特性。（2）电路图形输入首先调入元件：四位二进制计数器 74161、三输入与非门 Nan

34、d3、地信号 GND、输入引脚 input 和输出引脚 output 等到“Block Editor”中，如图 6-57 所示。图 6-57调入元件Quartus II 软件为实现不同的逻辑功能提供了大量的基本单元符号和宏功能模块，设计者可以在“Block Editor”中直接调用，如基本逻辑单元、中规模器件以及参数化模块（LPM）等。可按照下面的方法调入单元符号到图形编辑区：在“Block Editor”窗口的工作区中双击鼠标左键，或点击图中的“符号工具”按钮，或选择“Edit”菜单中的“Insert Symbol”，则弹出如图 65817中国科学技术大学六系EDA 实验室http/所示的

35、Symbol 对话框。图 6-58符号对话框其中兆功能函数（megafunctions）库中包含很多种可直接使用的参数化模块（LPM），当选择兆功能函数库时，如果同时使能图中标注的兆功能函数实例化复选框，则软件自动调用 Mega Wizard Plug-In Manager 功能。其他（others）库种包括与 MAX+PLUS II 软件兼容的所有中规模器件，如 74 系列的符号。基本单元符号（primitives）库中包含所有的 Altera 基本图元，如逻辑门、输入/输出端口等。用鼠标点击单元库前面的符号（），直到使所有库中的图元以列表的方式显示出来；选择所需要的图元或符号，该符号显示在

36、 Symbol 对话框的右边；点击 OK 按钮，所选择符号将显示在“Block Editor”的图形编辑工作区域，在合适的位置点击鼠标左键放置符号。重复上述两步，即可连续选取库中的符号。如果要重复选择某一个符号，可以在图 658 中选中重复插入模式复选框，选择一个符号以后，可以在图形编辑区重复放置。放置完成后点击鼠标右键，选择 Cancel 取消放置符号，也可以按“Esc”取消。输入 74 系列的符号，选择其他（others）库，点开 maxplus2 列表，从其中选择所要的 74 系列符号。如图 659 所示。18中国科学技术大学六系EDA 实验室http/图 6-59选择 74161 元件

37、符号如果知道图形符号的名称，可以直接在 Symbol 对话框的符号名称栏中输入要调入的符号名称，Symbol 对话框将自动打开输入符号名称所在的库列表。如直接输入 74161，则 Symbol 对话框将自动定位到 74161 所在库中的列表，如图 659 所示。以直接输入符号名称或在库列表中选择的方法，输入其它的元件符号：三输入与非门 Nand3、地信号 GND、输入引脚 input 和输出引脚 output 等到“Block Editor”中，如图 6-57 所示。（3）连接各元件符号连接各元件符号时，可根据情况在“Block Editor”中选择“正交节点工具”、“正交总线工具”、“正交管

38、道工具”和“选择和智能绘制工具”来绘制不同的连接线。其中“选择和智能绘制工具”具有自动识别连接的对象的能力，一般在不清楚连接的对象时，可选择此工具。本实例中的连接对象为符号和引脚，因此可选“正交节点工具”即可。连接对象的两个端口时，可将鼠标移到其中的一个端口上，点击鼠标左键，然后按住鼠标左键并拖动鼠标至目的端口，此时会在目的端口出现一个方框，松开左键即可连接这两端口。若想删除一条连线，只需用鼠标左键点中该线，使该线变为高亮线（蓝色），按“Delete”键即可删除。按照图 6-60 所示，完成所有的符号及引脚的连接。19中国科学技术大学六系EDA 实验室http/图 6-60连接符号及引脚（4）

39、 为输入/输出引脚重命名在本实例中共有三个输入引脚，分别重命名为：en、clk20M 和 clear，功能分别表示计数器使能、时钟和计数器清零。输出引脚共五个，分别重命名为： q3、q2、q1、q0 和 Cout，分别表示计数器的四位输出和一位进位。重命名的方法是：双击引脚（或在引脚上单击鼠标右键，选择属性），在弹出的引脚属性对话框的引脚名称里改写为重命名的名称即可，如图 6-61 所示。按照图 6-60 重命名所有的输入/输出引脚。图 6-61引脚属性对话框（5） 保存图形文件把上述的图形文件保存为 cntm12.bdf。20中国科学技术大学六系EDA 实验室http/第三步：设计工程的编译

40、Quartus II 编译器主要完成设计项目的检查和逻辑综合，将项目最终设计结果生成器件的下载文件，并为模拟和编程产生输出文件。1、 打开编译器窗口Quartus II 编译器窗口包含了对设计文件处理的全过程。在 Quartus II 软件的 “Tools”菜单中选择“Compiler Tool”命令，则出现 Quartus II 的编译器窗口。如图 662 所示，图中标出了全编译过程各个模块的功能。开始Assembler器件和引脚选项Assembler 报告编程器开始分析和综合分析和综合设置综合报告具打开顶层文件开始时序分析时序设置时序分析报告时序分析摘要开始全编译时序逼近平面布局适配报告适

41、配设置开始适配编译进度条全编译报告图 6-62编译工具编译设计工程时， 可以选择全编译，也可选择分部编译。全编译可选择“Processing”菜单中的“Start Compilation”命令，或点击图 6-62 中的“Start”，或点击 QuartusII 软件的工具条中的按钮。分部编译时，如分析和综合可选择“Processing”菜单中“Start”子菜单中的的“Start Analysis & Synthesis”命令，或点击图 6-62 中的按钮，或点击 QuartusII 软件的工具条中的按钮。本实例中采用了全编译的方式来编译设计工程。2、 查看编译报告及错误信息21中国科学技术大

42、学六系EDA 实验室http/全编译时，如果设计没有错误，则可提示全编译成功，并弹出全编译报告窗口，如图 6-63 所示。如果编译过程中，由于设计存在错误就会停止编译，并在提示信息窗口给出错误原因及提示。通过双击错误信息条，一般可找到错误之处。修改正确后再进行编译。图 6-63编译报告及错误提示信息第四步：时序仿真1、 建立向量波形文件选择“File”菜单中的“New”命令，弹出新建文件对话框，选择“Other Files”中的 “Vector Waveform File”，来建立向量波形激励文件，如图 6-64 所示。点击“OK”按钮打开向量波形编辑窗口，如图 6-65 所示。在图 6-65

43、 中的左边窗口（节点列表区）点击鼠标右键，在弹出的菜单中选择“Insert Node or Bus”命令（或用鼠标左键双击此窗口），如图 6-66 所示。接着就会弹出“Insert Node or Bus”对话框，如图 6-67 所示。点击图 6-67 中的“Node Finder”按钮，打开“Node Finer”对话框，如图 6-68所示。点击图 6-68 中的“List”按钮，就会把设计工程中的输入/输出节点列出在图6-68 中的左侧窗口中供选择，通过图 6-68 中间的添加/删除选择节点来确定时序仿真中用到的节点，如图 6-68 所示。点击“OK”按钮返回图 6-67，再点击“OK”按

44、钮，返回到向量波形文件编辑窗口，并调整节点的顺序，如图 6-69 所示。22编译提示信息窗口状态窗口编译报告窗口工程管理窗中国科学技术大学六系EDA 实验室http/图 6-64新建向量波形文件对话框图 6-65向量波形编辑窗口23中国科学技术大学六系EDA 实验室http/图 6-66插入节点或总线命令图 6-67插入节点或总线对话框24中国科学技术大学六系EDA 实验室http/图 6-68节点查找器图 6-69添加节点并调整顺序后的向量波形编辑窗口2、 编辑向量波形文件在编辑向量波形文件前，先介绍一下向量波形编辑器中工具栏，如图 6-70 所示。此工具条与“Edit”菜单中的“Value

45、”子菜单对应。下面来编辑向量波形文件，首先可通过“Edit”菜单中的“End Time”命令来设置仿真波形文件的结束时间；通过“Edit”菜单中的“Grid Size”命令来设置波形文件的网格大小。接着就来编辑输入引脚的波形：（1）在向量波形编辑器中选中 clk20M 输入引脚，然后利用向量波形编辑工具条中的“时钟信号”给其赋于一个周期为 20ns 的时钟信号，如图 6-71 所示。25中国科学技术大学六系EDA 实验室http/图 6-70向量波形编辑工具条图 6-71设计时钟引脚clk20M 对话框在向量波形编辑器中选中 en 输入引脚，然后利用向量波形编辑工具条中的“1电平”给其在全部时

46、间段赋于高电平。在向量波形编辑器中选中 clear 输入引脚，然后利用向量波形编辑工具条中的 “1 电平”给其在全部时间段赋于高电平。最后为了观察信号“clear”的清零作用，在 clear 信号的 80ns 到 120ns 的时间段内利用向量波形编辑工具条中的“0 电平”给其赋于低电平。至此，输入引脚的向量波形激励已编辑完毕，保存向量波形文件为“cntm12.vwf”，如图 6-72 所示。26赋于“未知” 赋于“1 电平”赋于“弱未知”赋于“弱高电平”赋于“相反值” 赋于“时钟信号”赋于“随机值” 排序波形编辑工具：选中某段波形，并直接对其赋值查找赋于“未初始化”赋于“0 电平” 赋于“高

47、阻”赋于“弱低电平”赋于“不关注”赋于“连续计数值”赋于“固定仲裁值”网络对齐缩放工具全屏替换文本工具：输入/编辑文字选择工具：选择一/多个对象来移动、编辑等操作中国科学技术大学六系EDA 实验室http/图 6-72编辑完成的向量波形窗口3、设置仿真类型为时序仿真选择“Assignments”菜单中的“Settings”命令，打开“Settings”对话框，并在此对话框左侧的种类中选择“Simulator Settings”页面来设置认真模式为“Timing”时序仿真，并指定仿真输入文件为“cntm12.vwf”，如图 6-73 所示。同时要完成时序仿真，在仿真前必须重新编译设计，产生时序仿

48、真的网表文件。如果要进行功能仿真，请将仿真模式设置为“Functional”，并在仿真开始前选择 “Processing”菜单中的“Generate Functional Simulation Netlist”命令，产生功能仿真网表文件。然后通过选择“Processing”菜单中的“Start Simulation”命令，或点击 Quartus II 软件工具栏中的按钮，或选择“Tools”菜单中的“Simulator Tool”命令来启动仿真过程。仿真结束后，会打开仿真报告窗口，给出仿真波形图，如图 6-74 所示。为了使仿真报告看起来更直观，可以编辑向量波形文件“cntm12.vwf”，将

49、 q3 到 q0合并为一组，方法是选中 q3 到 q0，然后点击鼠标右键，选择“Group”命令，在弹出的 “Group”对话框中将组名称填写为“q”，并修改进制为“”，如图 6-75 所示。保存向量波形文件“cntm12.vwf”。最后再重新启动仿真过程，过程结束后将打开直观的仿真结果，如图 6-76 所示。27中国科学技术大学六系EDA 实验室http/图 6-73仿真设置页面-设置仿真模式图 6-74时序仿真报告28中国科学技术大学六系EDA 实验室http/图 6-75合并组对话框图 6-76输出引脚合并后时序仿真波形图在仿真波形报告窗口中，可以使用工具条上的缩放工具对波形进行放大和缩

50、小操作。波形报告窗口中的波形是只读的，可以进行下面的操作：使用工具条上的排序按钮对节点进行排序。使用工具条上的文本工具给波形添加注释。在波形显示区点击鼠标右键，从右键菜单中选择 Insert Time Bar.命令，添加时间条。在注释文本上点击鼠标右键，选择 Properties，在弹出的注释属性对话框中可以编辑注释文本及其属性。在节点上点击鼠标右键，选择 Properties，可以选择节点显示基数（Radix），如二进制、十六进制、八进制、有符号十进制以及无符号十进制。选择 EditGrid Size 命令，改变波形显示区的网格尺寸。选择 ViewCompare to Waveforms i

51、n File.命令进行波形比较。在仿真后，若使用工具条上的工具在只读的波形报告窗口中进行编辑操作，讲弹出如图 6-77 所示的编辑输入矢量文件对话框。29中国科学技术大学六系EDA 实验室http/图 6-77编辑输入矢量文件对话框选择图 6-77 中的第一项，将用波形报告窗口中的仿真结果覆盖 VWF 文件并打开VWF 文件进入图形编辑器；选择第二项，直接打开 VWF 文件进入图形编辑器。第五步：约束设置-引脚分配在前面介绍了一个 FPGA 设计工程的创建、设计输入、编译（分析和综合）及时序仿真等过程。如果设计工程是基于特定 FPGA 硬件实验平台（实验板）的，那么还要把我们设计中的有关引脚与

52、实验板上有关的器件设备连接对应起来，这样才能在实验板上做硬件验证。Quartus II 中的引脚分配（Pins Assignment）就是用来建立设计工程与实验板外围器件的联系。当设计工程时指定了目标板上的目标器件，并完成工程设计时，就可以通过引脚分配来建立设计工程与目标板外围器件的连接。在 Quartus II 软件中进行引脚分配有两种方法：Assignment Editor 和 Pin Planner。现面仅介绍在 Assignment Editor 分配引脚的步骤：1、选择“Assignments”菜单中的“Assignment Editor”命令，在分配编辑器的类别（Category）

53、列表中选择 Locations pin，或直接选择“Assignments”菜单中的“Pins”命令，弹出如图 6-78 所示的 Assignment Editor 引脚分配界面。图 6-78Assignment Editor 中的引脚分配窗口30中国科学技术大学六系EDA 实验室http/在图 6-78 中的左侧有个工具条，它提供了控制 Assignment Editor 窗口的显示和操作的一些快捷键，如全屏、清除、删除及在“To”栏中显示所有已知引脚名等。2、在 Assignment Editor 的引脚分配界面中，用鼠标左键双击“To”单元，将弹出包含所有端口名的下拉框，从中选择一个，如 clk20M。也可以点击图左侧工具条中的“Show all assignable pin Numbers”按钮，将会在“To”单元栏中自动列出设计文件的所有已知端口。3、在对应“To”栏中选定端口后面的“Location”栏双击，就会弹出目标器件所有可用于分配的引脚下拉