电子系统RF与天线第四章new汇编

1、第三章信号的产生频率(pnl)综合技术 在现代电子通信系统中，稳定的重复波形信号（正弦波、非正弦波） 是必不可少的。多种情况下，需要的频率还不止一个，且有一定的同步要求。因此，信号产生、信号同步、频率合成都是电子系统的基本组成部分，有时甚至(shnzh)成为通信系统的关键技术之一。 本章主要介绍振荡器、锁相环及频率合成技术。共一百六十四页3.1 振荡器一、基本(jbn)要求 振荡定义为在两个状态或两个条件之间的周期变动。 根据Barkhause准则，电路(dinl)要想维持振荡，必须满足：（1）反馈环路的净增益必须大于或等于1（2）环路中信号的净相移必须是360的正整数倍（正反馈）。共一百六十

2、四页3.1 振荡器 因此(ync)，实际的振荡器必须有以下组成部分：1.放大 提供(tgng)=1的正增益，故振荡器必为有源电路。2.正反馈 必须要有将输出信号送回输入端的信号通路，且为正反馈，并满足相移条件。共一百六十四页3.1 振荡器3.频率决定条件 决定振荡器工作频率的元件如：电阻、电容(dinrng)、电感、晶体等4.电源(dinyun) 必须要有外加能源以确保增益=1 震荡器必为有源电路！共一百六十四页二、振荡器的基本(jbn)数学模型加法器放大器反馈网络Vi+-V2V3V4Ad共一百六十四页二、振荡器的基本(jbn)数学模型在上式中，若对某个(mu )频率 Ad=-1, Al 此时

3、电路将发生振荡，而不需要外部输入信号。震荡器中放大的是什么？闭环电路增益共一百六十四页三、振荡器的主要(zhyo)电性能指标1.工作频率（可调范围(fnwi)）2.频率稳定度（时域阿伦方差 频域 相位噪声）3.输出功率4.失真（主要是谐波）5.精度要求用相对准确度来衡量 工程上还有成本、体积、功耗、可靠性等要求。共一百六十四页四、基本(jbn)振荡器类型1.文氏电桥振荡器 利用超前滞后网络作反馈(fnku)支路的振荡器。+-R2C2R1C1RiRf=2 RiA超前滞后网络共一百六十四页1.文氏电桥(din qio)振荡器反馈网络(wnglu)的转移特性曲线f01/2f共一百六十四页四、基本(j

4、bn)振荡器类型2.Hartley振荡器（电感(din n)三端振荡器）L1L2C1Hartley振荡器原理图共一百六十四页2.Hartley振荡器Hartley振荡器电路图L1L2C1C3R2R1LC2Vcc隔直耦合共一百六十四页四、基本(jbn)振荡器类型注意： Hartley振荡器工作是否正常(zhngchng)主要由电感抽头（L1 ，L2的比值）决定。反馈能量太小，不易振荡，反馈能量太大，晶体管要饱和，相位噪声要大幅增加。共一百六十四页四、基本(jbn)振荡器类型3.Copitts振荡器（电容(dinrng)三端）LC1C2Copitts振荡器原理图共一百六十四页3.Copitts振荡

5、器Copitts振荡器电路图LC1C3R2R1LC2Vcc共一百六十四页四、基本(jbn)振荡器类型4.clapp振荡器（改进(gijn)的copitts振荡器）clapp振荡器原理图（实际电路中常用）LC1(X2)C2(X3)C3X1共一百六十四页5.振荡器的低噪声设计(shj)5.振荡器的低噪声设计 振荡器的设计目标之一就是低噪声，以clapp振荡器为例，理论分析表明，振荡器输出(shch)相位噪声为共一百六十四页5.振荡器的低噪声设计(shj) 据上公式，从降低噪声的角度来看，关键(gunjin)是提高QL。 实际设计时，除要求振荡回路元件空载品质因素尽可能高外，电路设计主要目标是减小放

6、大器引入的损耗。具体就是应设计好直流偏置，让电路始终工作在线性放大区间，尤其不能出现饱和状态。若用单管放大器，则应尽量减小bc结跨导的影响。一般而言有：共一百六十四页5.振荡器的低噪声设计(shj)共一百六十四页6.低频(dpn)自激6.低频(dpn)自激 低噪声振荡器的特征之一是要接入一定数量的扼流圈以提供直流偏置（通路），从而可能引起低频自激。 低频自激产生的主要原因是扼流圈的谐振频率不高。从而导致反馈支路电抗变性；改变振荡条件，引发寄生振荡。解决办法是近可能设计成支路电抗特性不受扼流圈的影响。共一百六十四页基本(jbn)振荡器相噪指标 上述(shngsh)RLC振荡器的稳定度大致在10-

7、3左右，相位噪声最好指标大约如下： 因此，单独应用时只能用于一般要求很低的场合。共一百六十四页其它(qt)振荡器类型 在GHz以上还有一些其它(qt)形式的振荡器。如微带振荡器，介质腔体振荡器，YIG振荡器，耿氏二极管振荡器等。 它们的等效电路都和前面介绍的类似，只是利用的反馈方式或介质不同而已。共一百六十四页五、晶体振荡器 从前面我们知道，低噪声振荡器要求尽可能高的有载品质因素。这里(zhl)高的空载品质因素是前提。以石英晶体为代表的压电晶体器件就具有这一条件。一般(ybn)的电感 Ql: 2080粗铜线绕制电感 Ql: 100400石英晶体 Ql: 几几十万共一百六十四页五、晶体振荡器 因

8、此，设计良好的晶体振荡器具有频率稳定度高，相位(xingwi)噪声低的显著优点，是现代通信系统较好的基准源之一。 可作晶振的晶体(jngt)有多种，但以石英晶体(jngt)为代表。下面，我们主要介绍已石英晶体(jngt)为核心的振荡器共一百六十四页1.石英晶体(jngt)的切割1.石英(shyng)晶体的切割 石英晶体的压电特性是：当在晶格结构的一个方向上施加机械力时，在另一个方向它会产生电振动。反之亦然。这种振动也称为体声波（BAW），与施加电压的振幅成正比。 石英晶体的特性与其切割方式有很大关系。常见切割方式与特性如下：共一百六十四页1.石英(shyng)晶体的切割AT800K30MHz沿

9、X轴切比沿Y轴切的温度特性好BTCT100500KHzDTETGT500KHz温度特性最好MT50100KHz高稳晶振都需要恒温NT30 MHz都是用泛音晶振。共一百六十四页2.晶体的等效(dn xio)特性2.晶体(jngt)的等效特性L C1 RC2上图中：L是等效电感 （一般mH量级）C1为等效电容，R为等效电阻（101量级） C2为等效支架电容（5pF）共一百六十四页2.晶体(jngt)的等效特性由图可知石英晶体(jngt)有两个谐振频率串联谐振频率:并联谐振频率:共一百六十四页2.晶体的等效(dn xio)特性石英晶体(jngt)的电抗特性fsf2Xcf感性区域容性区域共一百六十四页

10、五、晶体振荡器3.晶体振荡器（1）分立(fn l)Pierce电路（工作在感性区）C1C2CXTALout共一百六十四页（1）分立(fn l)Pierce晶振特点(tdin)：1、短期稳定度好2、输出功率大3、但放大器增益要求高（70，故实际可能为多级放大器）共一百六十四页（2）集成(j chn)Pierce电路（2）集成Pierce电路(dinl)（工作在感性区）C1C2RFout RF的作用为保证处于放大器处于A类工作状态。上电路为大多数IC采用。自己搭建时也可用门电路代替放大器。共一百六十四页（3）串联式晶振（3）串联式晶振 利用前面(qin mian)介绍的LC振荡器及晶体的串联谐振特

11、性构成晶振。C1C2C3L串联式clapp晶振原理图共一百六十四页（3）串联式晶振实际(shj)电路C1C2CL8.2H1K10045p1001722p1.2H30010040MHz2K1K-12V1000.018K10K3091p0.01共一百六十四页（3）串联式晶振 外回路工作在晶体fs附近，在用40MHz晶体时实测得输出相位(xingwi)噪声调试(dio sh)时先用0.01100 代替晶体，将外振荡调到fs附近，再换接上晶体即可。共一百六十四页（4）双晶体振荡器（4）双晶体振荡器 有时为了得到更好的相位噪声特性(txng)，也采用了双晶体振荡器，即外振荡器也用晶体取代电感C1C2共一

12、百六十四页（5）高稳晶振（5）高稳晶振 当前，作为电子系统频率(pnl)或时间基准的高稳晶振，为了得到较高的技术指标，主要只有5MHz、10MHz、60MHz、100MHz等少数几个频点。系统所需的其它频点则需要通过频率合成而得到。 而且，由于(yuy)晶体的电参数会随温度而变化，高稳晶振通常都要采用恒温或温补措施。共一百六十四页（5）高稳晶振 高稳晶振目前能达到的最好相噪指标大致(dzh)如下：注意：对于石英晶振，只要电路工作基本正常，至少应达到(d do)以下水平：共一百六十四页各种( zhn)时基的对比品种时域稳定度（秒稳）一般晶振10-510-6温补晶振10-610-8恒温晶振10-7

13、10-9铷钟10-910-11铯钟10-1110-13氢钟10-13以上注意(zh y)：时基的可信频率准确度大约比稳定度低12个量级。共一百六十四页六、压控振荡器 电压控制震荡器(VCO)是现代(xindi)频率合成器中的一个重要的基本组成部件，只有基于它，我们才能实现对信号频率的细微控制，从而完成AFC、锁相与频率合成。 VCO的实质原理是振荡回路中电抗元件(yunjin)（主要是电容）随控制电压变化，从而改变输出频率。1.VCO的主要技术指标（1）尽可能低的相位噪声质量指标共一百六十四页1.VCO的主要(zhyo)技术指标VcVc高Vc低f低f高f（2）频率的相对覆盖(fgi)（针对控制

14、电压范围）共一百六十四页1.VCO的主要(zhyo)技术指标最好采用(ciyng)晶体压控振荡器 VCXO采用LC VCO一般而言（3）压控频率特性曲线的非线性用非线性系数Kn表征,其定义如下：斜率之比共一百六十四页1.VCO的主要(zhyo)技术指标 对VCO来讲,其非线性应尽可能小。太大可能导致锁相环路参数急剧变化，从而引起(ynq)不稳定。上式中:共一百六十四页1.VCO的主要(zhyo)技术指标频率(pnl)合成器中一般要求Kn的大小取决于：a.变容管特性b.变容管接入方式c.Vc的变化范围（4）输出幅度平坦度 应尽可能平稳（有助于谐波抑制）。共一百六十四页2.变容(bin rn)管特

15、性2.变容管特性(txng) 目前绝大多数VCO都是利用晶体管PN结结电容随电压而变化的特性来改变振荡频率的。其变化规律如下：上式中：变容管等效电容共一百六十四页2.变容(bin rn)管特性变容(bin rn)管基本结偏压 0.65V变容管控制电压比例常数与PN结工艺相关变容指数对突变结型 n=0.5超突变结型 12共一百六十四页2.变容(bin rn)管特性 国产变容管一般为突变(tbin)结型（如2CB系列），容量8150pF，使用时应反偏压。其等效图如下：Cjrs其品质因数共一百六十四页2.变容(bin rn)管特性 因为rs与f0无关，所以变容(bin rn)管品质有时又用优质因子来

16、描述。 国产变容管(2CB)优质因子约为： （5100）102MHz 注意: 变容管在应用中一定要有直流偏置通路.共一百六十四页3.变容(bin rn)管的接入3.变容(bin rn)管的接入 在振荡电路中变容管的接入，有下列三种方式(a)串联式 (b)全接入 (c)并联式CjC1LLLCjCjC2共一百六十四页3.变容(bin rn)管的接入（1）串联(chunlin)接入式显然从而可推得共一百六十四页3.变容(bin rn)管的接入相对(xingdu)覆盖上式中：共一百六十四页3.变容(bin rn)管的接入（2）全电容(dinrng)接入式共一百六十四页3.变容(bin rn)管的接入（

17、3）并联式共一百六十四页变容管的接入方式(fngsh)的比较（4）三种(sn zhn)方式的比较相对覆盖： 显然全接入最大，串联接入时C1愈大愈接近全接入式，并联接入C2愈小愈接近全接入式。非线性 （同样条件）比较共一百六十四页变容(bin rn)管的接入方式的比较 故串联接入最好。但随着相对覆盖要求的增大(zn d)，串联Kn增大，并联Kn减小，都趋向于全接入Kn1641/4221611821/2全接入Kn并联Kn串联Kn变容指数共一百六十四页六、压控振荡器(设计(shj)步骤)4.LC VCO实际电路(dinl)（1）设计步骤a.决定支持电路形式b.决定振荡回路的参数c.决定扼流圈电抗值，

18、并要求其自然谐振频率远高于VCO最高工作频率d.根据Kn要求选择Cj并确保其正常工作（反偏）共一百六十四页六、压控振荡器(实例(shl)（2）设计(shj)实例CC10002510003KCCC-12V60Xj400Xl3300Xk4Xk180CCXk2IE2*3KC100X115X280R1简化差分支持clapp VCO共一百六十四页六、压控振荡器 满足短波SSB一级电台对VCO的要求(yoqi)（高中频变频要求fLO:92.1120.4999MHz） 上电路在变容管采用2CB14(n=1/2)，Xl以聚四氟乙烯作骨架(gji)用镀银裸铜线绕成（Qe300）时，输出信号幅度约为Vpp=200

19、mV，相对覆盖可达45%（85MHz/3V125MHz/15V），且单边带相噪达到:共一百六十四页六、压控振荡器说明(shumng)： 1. Xk1Xk4设计取值主要考虑防止(fngzh)低频自激 2. R1,R2防止超高频自激，最好用铁氧体磁珠。3.实际中C取值较设计值大。共一百六十四页六、压控振荡器（集成(j chn)VCO）（3）集成(j chn)VCO 由于PLL可以改善VCO的输出相噪，故现在一般性的应用已不需要自己设计制作VCO。有多种集成VCO可供选择。通常集成在IC芯片上的VCO相噪较差，专门的集成VCO略好些，大致相噪指标为： 小功率应用已足够。共一百六十四页六、压控振荡器某

20、国产集成(j chn)VCO电路如下：Vc4700p+15V2.2K470pLL15.1K200p51240200pLL210K2000poutput共一百六十四页六、压控振荡器 对集成VCO一般在200MHz以下，电感由磁环绕(hunro)线而成；200MHz以上，通常以基板上的走线等效电感。目前集成VCO的工作频率已可达到16GHz，相对覆盖已可达到200%（030V）共一百六十四页六、压控振荡器（相噪分析(fnx)）5.VCO相噪分析（1）Cj在振荡回路中的等效(dn xio)的影响VCOCjERRCVC(a) VCO在使用时需加上控制电路，其等效图如下： 若Cj的等效如侧图，则Rc会引

21、入损耗，降低QL。共一百六十四页六、压控振荡器 解决办法是改用(b)图等效(dn xio)。Cj(b)C 而且电阻Rc热噪声电动势ER会对VCO进行(jnxng)寄生调频。共一百六十四页六、压控振荡器（2）VCO总输出的相噪 VCO总输出的相噪是由振荡回路(hul)，支持电路与控制电路的叠加而决定的。理论分析表明：上式中：支持电路(dinl)白相噪支持电路的1/f相噪控制电路RC引入相噪共一百六十四页六、压控振荡器支持电路(dinl)相噪特性（单管放大器）1 10 102 103 104-160-130-120-30f共一百六十四页六、压控振荡器表3.1RCKAOR(dB/Hz)ReKA0(单

22、管/差放)KA1(单管/差放)100-1730-156-147/-135-125/-1K-1630-165-160/ -174-165-140-135/-14710K-153共一百六十四页六、压控振荡器 当KA0KA0R时，接入RC无多大影响(yngxing)，又宽覆盖的VCO, KA0R影响大，解决(jiju)措施是用扼流圈取代之，但应小心寄生振荡。共一百六十四页六、压控振荡器6.VCXO 压控晶振CCL VCXO的实现方法是将原晶体振荡器的晶体以可变谐振(xizhn)频率的晶组替换。（1）窄带(zhi di)式晶组共一百六十四页六、压控振荡器 晶体工作在感性区域，即f fs，此种晶组的相对

23、(xingdu)覆盖很小，一般在10-5以下，设计时只需计算Cj范围并选取变容管即可。（2）串联式宽带(kun di)晶组 原理：设计Lo与Co在fs谐振。将晶组并联谐振频率推高。Ls与Cj串联谐振于fs，从而晶体工作于fs附近。此种设计相对覆盖约在10-4左右。LsCjLo共一百六十四页某100MHz-VCXO的相噪特性(txng)共一百六十四页六、压控振荡器（3）抽头(chu tu)宽带晶组LoLs2CjXk1Xk2LCC1C0Lo/m2LRLs1Ls2Cjr共一百六十四页六、压控振荡器 工作原理：利用电感抽头将Cj的阻抗降低从而实现宽带变频，此种方式相对(xingdu)覆盖可进入10-3

24、量级。共一百六十四页思考题六做VCO设计(shj)应主要考虑哪些因素及措施？共一百六十四页3.2 锁相环 PLL 锁相环是一个带负反馈（相位）的非线性系统，尤其(yuq)是由开始未锁到最终锁定的这一段工作过程非常复杂，数学分析十分繁琐。 然而，PLL应用最终都应处于锁定状态，锁定后的PLL在一定的动态范围之内是可以近似地认为(rnwi)是线性的！故从工程角度出发可以用线性系统或准线性系统的方法对之进行分析。共一百六十四页3.2.1相位(xingwi)噪声 本课程的介绍的即是以线性系统的方法对之进行分析。 PLL是对参考信号的相位进行锁定(su dn)，它是对相位进行处理，因此，对相位噪声的影响

25、较大。为了更好的了解PLL的原理，有必要再回顾一下有关相位噪声的性质。一、相位噪声的定义 相位噪声是指周期信号的相位随机噪声和确定周期干扰对相位的寄生调相。共一百六十四页3.2.1相位(xingwi)噪声二、相位噪声(zoshng)的性质1.叠加性（混频器）共一百六十四页3.2.1相位(xingwi)噪声 对于不相关的两个信号(xnho)其相位线性等效模型为：共一百六十四页3.2.1相位(xingwi)噪声N2.比例(bl)性（1）倍频器注意：倍频器只使得输出信号的相噪增大N倍（振幅），而相噪的谱型仍保持不变（例如杂散位置不变）共一百六十四页3.2.1相位(xingwi)噪声（2）分频器N 分

26、频器使相噪振幅降低(jingd)N倍，谱型同样保持不变。注意：分频器也只使得输出信号的相噪减小N倍（振幅），而相噪的谱型仍将保持不变（例如杂散位置不变）共一百六十四页3.2.2 锁相环组成(z chn)与原理3.2.2 锁相环组成(z chn)与原理FL(P)VCO一、基本组成锁相环锁定后的线性化相位模型如下：共一百六十四页3.2.2 锁相环组成(z chn)与原理 由上可见一个(y )PLL至少应有三个组成部分：鉴相器、低通滤波器、压控振荡器。 环路锁定后，环路中流动的信息是相位，因此，上述三个部分的线性化等效模型（锁定后）分别为：共一百六十四页3.2.2 锁相环组成(z chn)与原理1.

27、鉴相器 锁定后a=i，K为鉴相增益，比较相差(xin ch)并将相差(xin ch)转化为电压。共一百六十四页3.2.2 锁相环组成(z chn)与原理2.低通滤波器FL(p) 这里(zhl)FL(p)可以是零阶低通（比例器），一阶低通等，它主要决定了PLL的阶数。共一百六十四页3.2.2 锁相环组成(z chn)与原理3.压控振荡器 将控制(kngzh)电压转化为频率（相当于一积分器）共一百六十四页3.2.2 锁相环组成(z chn)与原理FL(p) 上PLL输出信号与输入(shr)同频，为了改变输出频率还可在环路中插入分频器（如下页图）、倍频器、混频器等。共一百六十四页3.2.2 锁相环组

28、成(z chn)与原理FL(p)N反馈环路(hun l)中插入分频器(除N)共一百六十四页3.2.2 锁相环组成(z chn)与原理4.PLL的传递函数（1）前向传递函数（2）误差传递函数(hnsh)显然，二者互补，即H(p)低通，He(p)高通共一百六十四页传递函数特性(txng)KK 前向传递函数H(p)呈现跟踪(gnzng)低通特性。 误差传递函数He(p)呈现跟踪低通特性。共一百六十四页传递函数特性(txng)1、参考输入(shr)信号PLL输出信号 受H(p)的影响，呈跟踪低通滤波特性。2、VCO 输出 受负反馈的影响，呈跟踪高通滤波特性。（低频部分被负反馈对消，VCO的低频相噪被抑

29、制，可改善VCO近端相噪）（输入信号相噪高频部分被环路抑制，可改善输入信号的远端相噪）共一百六十四页传递函数特性(txng)3、其它部分PLL输出(shch)信号 除VCO以外的环路其他部分-鉴相器、分频器、混频器、滤波器、放大器等引入的附加噪声，均受H(p)的影响，呈现跟踪低通特性。 PLL总的输出信号的相噪特性为以上各种（信号）相噪分别在两个传递函数影响下的综合结果！共一百六十四页二、PLL典型(dinxng)部件1.鉴相器 鉴相器的种类有很多，但大致(dzh)可以分为两类。（1）模拟鉴相器即以乘法器（混频器作鉴相器）。共一百六十四页二、PLL典型(dinxng)部件 其有效(yuxio)

30、鉴相区域为-/2 /2，且近似线性区域仅在0点附近。只具备鉴相功能（必需同频）。目前已较少应用。共一百六十四页二、PLL典型(dinxng)部件0（2）脉冲鉴相器输入(shr)信号为脉冲信号。 典型的有异或门鉴相器与双D鉴相器，为大多数集成芯片所采用。既具鉴相也具鉴频功能。共一百六十四页二、PLL典型(dinxng)部件 鉴相区域(qy)为-2+2 ，在区域(qy)内呈线性。输出大多为两路信号（脉冲），以脉冲宽度差代表相差。 故后面多接有积分电路已将相差脉冲转化为控制（直流）电压。共一百六十四页二、PLL典型(dinxng)部件双D鉴相器原理图：abC+5V(Vcc)cedghf电荷泵C3R1

31、1C3=40400pR11=100共一百六十四页二、PLL典型(dinxng)部件2.环路(hun l)滤波器R1C1C2RiV(t)Vc(t)（1）无源Z网络共一百六十四页（1）无源(w yun)Z网络一般(ybn)满足共一百六十四页（1）无源(w yun)Z网络20lg|F(p)FL(p)|-6-6共一百六十四页（1）无源(w yun)Z网络若鉴相器输出(shch)的是脉冲电流（如下图）R1C1C2i(t)Vc(t)共一百六十四页（1）无源(w yun)Z网络一般也要求(yoqi)满足：共一百六十四页（1）无源(w yun)Z网络-6-6共一百六十四页二、PLL典型(dinxng)部件（2

32、）有源积分(jfn)滤波器Ri-+R1C1C2baVc(t)共一百六十四页（2）有源积分(jfn)滤波器其中(qzhng)共一百六十四页（2）有源积分(jfn)滤波器20lg|F(p)FL(p)|-6-6共一百六十四页三、一阶锁相环三、一阶锁相环KfN环路滤波器中没有(mi yu)电容。 前者称为(chn wi)PLL的前向传递函数，后者称为(chn wi)误差传递函数。共一百六十四页三、一阶锁相环上两式中的K称为环路增益(zngy)（或环路带宽）+6K-6K共一百六十四页三、一阶锁相环一阶环特点(tdin)：（1）对噪声抑制(yzh)性能不好， 无论是H(p)，还是 He(p)的带外衰减特性

33、都仅 -6dB/倍频程。（2）相差不固定，锁定后输入输出信号相差因控制电压要求不同（对于不同的输出频率）而不同。（3）锁定（捕捉）范围小。现在仅应用于少数特殊场合！共一百六十四页四、二阶锁相环四、二阶锁相环 采用有源一阶积分（理想）滤波器（直流增益(zngy)无穷大）的PLL即称为高增益(zngy)PLL，反之称为低增益(zngy)PLL。现在一般都采用高增益(zngy)PLL.将该滤波器传递函数代入PLL传递函数可得共一百六十四页四、二阶锁相环进而(jn r)可推得：共一百六十四页四、二阶锁相环其中(qzhng)（阻尼(zn)系数）环路自然谐振频率，单位：弧度/秒环路带宽，单位：弧度/秒共一

34、百六十四页四、二阶锁相环-120-120欠阻尼过阻尼一般取临界阻尼共一百六十四页四、二阶锁相环二阶环特点(tdin)：（2）对噪声(zoshng)抑制性能比一阶环好。（3）相差固定（对高增益二阶环），锁定后输入输出信号相差不会因控制电压要求不同（对于不同的输出频率）而不同。（1）环路最稳定可靠。为多数应用场合所采用！共一百六十四页五、环路参数(cnsh)的选取五、环路参数(cnsh)的选取 环路参数（带宽、阻尼系数）的选取没有唯一的定规，必须根据实际的要求灵活的确定。1.要求对输入信号良好的跟踪环路带宽（尽可能）越宽越好！2.希望输出信号相噪尽可能低 （1）若输入参考信号相噪好，则带宽越宽越好

35、。共一百六十四页五、环路(hun l)参数（带宽）的选取 3.环路(hun l)中除VCO外其它部分的噪声都是低通型（H(p)起作用）的，因此应将分频器、鉴相器等的噪声列入输入参考相噪加以分析和计算。 （2）若输入参考信号相噪差，则带宽越窄越好。 （3）一般情况，应该折中选取环路带宽。共一百六十四页五、环路参数(cnsh)（带宽）的选取(最大不宜(by)超过10%)6.PLL有一个固有的杂散-鉴相纹波减小鉴相纹波的措施：4.要PLL输出信号的频率转换快（N改变）5.环路带宽受鉴相频率的影响，一般有则n越大越好，且通常1 (0.7)（1）K（2）增加环路边带滤波C2，甚至R2、C3共一百六十四页

36、五、环路参数（带宽(di kun)）的选取（1） 一阶环锁定(su dn)范围小锁相环特性小结（2）二阶环最稳定，性能也好， 故实际中大多采用近似（准）二阶环（三阶以上转折点较远）（3）三阶以上环路不易稳定，但边带滤波效果好些共一百六十四页六、环路参数(cnsh)的计算六、环路参数(cnsh)的计算充电泵放电泵vrvo 环路参数的计算公式与采用的滤波器形式相关、最佳方式是采用以下方案。脉冲鉴相器（双D鉴相器）+电流泵+Z网络电压/电流转换共一百六十四页六、环路参数(cnsh)的计算Iv0vr高速电流(dinli)泵电路电路将超前鉴相输出脉冲vr 转化为充电电流。电路将滞后鉴相输出脉冲vo 转化

37、为放电电流。共一百六十四页六、环路参数(cnsh)的计算R1C1C2C3R2VcZ网络(wnglu) 采用此种联接时，通常要求： 故，在进行环路参数分析计算时可不考虑R2,C3共一百六十四页六、环路(hun l)参数的计算其中（参见(cnjin)前面分析）：共一百六十四页六、环路参数(cnsh)的计算再有：共一百六十四页六、环路参数(cnsh)的计算共一百六十四页六、环路参数(cnsh)的计算步骤(bzhu)：1、根据要求与相噪分析结果设定环路参数2、测量压控灵敏度KVCO，及鉴相增益K3、根据前述公式求取Z网元件络参数值。共一百六十四页六、环路(hun l)参数的计算（2）相位(xingwi

38、)捕捉时间Tcp频率转换时间的考虑（以高增益二阶环为例）PLL的频率转换时间由两部分组成（1）频率捕捉时间Tcf，取决于转换初始频差共一百六十四页六、环路(hun l)参数的计算总转换(zhunhun)时间 按上述公式计算太复杂，工程上大致有如下估算： 由上可知，要得到较快的锁定时间，就需要足够大的环路自然谐振频率！共一百六十四页六、环路参数(cnsh)的计算计算(j sun)步骤2.测量3.根据上页关系有1.根据要求设定共一百六十四页六、环路参数(cnsh)的计算共一百六十四页思考题七 试根据本节给出的传递函数，推导出不用电流泵与Z网络，而采用理想积分(jfn)（运放）滤波器时的环路参数的计

39、算公式。共一百六十四页3.3 频率合成(hchng)技术1.直接(zhji)合成 所谓“频率合成”，就是指：由较少的基准频率源信号（通常为晶振）合成输出较多的频率点的信号。分为四类：2.间接合成3.DDS4.混合型共一百六十四页3.3 频率合成(hchng)技术1.直接(zhji)合成-DS 由基准源信号通过分频、倍频、混频而得到。 特点：近端相噪指标好，频率转换时间最短。但远端相噪不好（杂散较多） ，频率步进不易做小，且需大量的滤波器，电路复杂，体积较大，成本高。 现在一般情况已较少单独采用。本课不做介绍。共一百六十四页3.3 频率(pnl)合成技术2.间接合成 主要利用PLL及其组合(zh

40、)而得到所需频率范围。 特点：近端相噪较难控制，频率转换时间长（最慢）；但信号相位锁定，频率分辨率高于DS方式，电路相对简单，成本低，较易实现。现已得到最广泛的应用！共一百六十四页3.3 频率合成(hchng)技术3.DDS-直接数字频率合成(hchng) 利用ROM+DAC转换器得到所需信号。 因为功能相当于分频器，故其输出频率不高（小于40%参考频率）。随着IC电路技术的进步现在DDS的输出频率愈来愈高，应用前景看好。 特点：输出频率范围低（小），杂散较多，频率转换时间短，频率间隔细（步进最小），相当于一个小数分频器。共一百六十四页3.3 频率(pnl)合成技术4.混合型前面三种技术(js

41、h)的混合应用。 是目前电子系统中本振信号产生较为常用的方式，良好的系统设计可兼得优点而克服缺点！在设计频率合成器时,必须要牢记:产生所需要的频率成分相对容易而抑制不需要的频率成分很难！共一百六十四页设计(shj)考虑及步骤1、频率(pnl)范围2、频率步进（分辨率）3、频谱纯度（1）相位噪声（2）相位杂散4、变频时间5、其它输出电平、平坦度、隔离度、功耗等共一百六十四页3.3.1 频率(pnl)合成器的主要技术指标（以某型号(xngho)电台频合器要求为例）1.输出频率范围 92.1120.4999 MHz2.频率步进 100Hz3.频率转换时间 4ms4.频谱纯度1）单边带相噪 L(1KH

42、z)(dB) -70dBc/Hz L(100KHz)(dB) -130dBc/Hz共一百六十四页3.3.1 频率(pnl)合成器的主要技术指标2）杂散5.射频接口阻抗(zkng)：50 控制接口：TTL电平6.输出电平 1）幅值 0dBm (RL=50) 2）平坦度 1dB共一百六十四页3.3.1 频率(pnl)合成器的主要技术指标9.温度(wnd)范围 -40+5511.成本10.可靠性7.功耗 1.3W8.体积 240 7520 mm3共一百六十四页3.3.2 方案设计PDVCXOR1MixN12VCO3PDR2N2PDVCO1N1IIIIIIvo66.6131KHz160240MHz80

43、KHz20002999vR 10MHz10MHz谐波混频+-919120292.1120.499KHz40MHz+R1=100100+KHz一、多环式共一百六十四页3.3.2 方案设计1.频率(pnl)转换时间的考虑做工程(gngchng)估算：2.各环鉴相频率的考虑以恶劣的情况考虑共一百六十四页3.3.2 方案设计 再考虑到三环联动，必须都锁定，因此设计(shj)时要求为求环路(hun l)稳定可靠，要求鉴相频率vr共一百六十四页3.3.2 方案设计取3.频率(pnl)步进设计（1）输出(shch)频率vo共一百六十四页3.3.2 方案设计即100Hz步进由PLL II完成(wn chng)

44、 小环100KHz步进由PLL I完成(wn chng) 大环PLL III 称转移环（2）鉴相频率PLL II vR3=80KHzPLL III 取N2=20002999 1000个100Hz vR2=60106/919 240106/120266.6131KHz共一百六十四页3.3.2 方案设计4.实际结果(ji gu) 3个PLL环路带宽均取2KHz，=0.7。实测输出PLL I vR1=40+/400 100+KHz 均满足要求。共一百六十四页杂散点评(din pn)PDVCXOR1MixN12VCO3PDR2N2PDVCO1N1IIIIIIvo66.6131KHz160240MHz8

45、0KHz20002999vR 10MHz10MHz谐波混频+-919120292.1120.499KHz40MHz+R1=100100+KHz共一百六十四页3.3.2 方案设计频率(pnl)转换时间上述(shngsh)设计还是有些复杂!其它指标也满足要求。环路滤波器引入3阶、4阶边带滤波后达到共一百六十四页二、改进(gijn)式 (DDS+PLL)ROMDAC控制逻辑时钟fclkDDS输出foDDS芯片(xn pin)示意图二、改进式 (DDS+PLL)1.DDS基本原理共一百六十四页二、改进(gijn)式 (DDS+PLL) 就时钟(shzhng)源与输出信号之间的关系而言，DDS器件可以视作一小数分频器。N.F时钟fclk输出fo ROM里面存储的是一个周期正弦信号的采