专题四：数字频率计设计资料

1、专题(zhunt)四：数字频率计设计 一、教学内容： 数字频率计设计 二、学目的及要求： 1、掌握VHDL语言的基本结构及编程思想。 2、掌握数字频率计的工作原理。 3、掌握数字频率计的VHDL语言编程方法(fngf)。三、授课课时：2四、教学重点、难点： 数字频率计的工作原理 共十六页设计(shj)要求：1、设计8位十进制数字频率计。2、测量(cling)频率范围为1Hz50MHz。3、测量被测信号的周期（单位：微秒），最大周期为1秒，最小周期为1微秒。专题四：数字频率计设计 共十六页一、测频原理(yunl)8位十进制计数器输入信号Fin闸门信号EN1秒1秒计数(j sh)输出译码、显示锁存

2、器锁存信号LOAD复位信号RST控制器电路ENRSTLOAD标准秒脉冲共十六页二、控制器时序(sh x)控制器时序(sh x)图ENRST0.5秒利用对CLK的2分频产生对tsten求反利用CLK和tsten合成，clk0 and tsen0时，clr_cnt1共十六页三、8位十进制计数器设计(shj)（一）用VHDL设计(shj)十进制计数器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ :

3、OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10;共十六页ARCHITECTURE behav OF CNT10 ISBEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = 1 THEN CQI := (OTHERS =0) ; -计数器复位 ELSIF CLKEVENT AND CLK=1 THEN -检测时钟上升沿 IF EN = 1 THEN -检测是否允许(ynx)计数 IF CQI

4、 = 1001 THEN CQI := “0000”; COUT = 1; ELSE CQI := CQI+1; COUT = 0; END IF; END IF; END IF; CQ = CQI; END PROCESS;END behav;共十六页（二）8位十进制频率计电路图共十六页三、32位锁存器设计(shj)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY reg32b IS PORT (load : IN STD_LOGIC; din: in STD_LOGIC_VECTO

5、R(31 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ); END reg32b;ARCHITECTURE behav OF reg32b ISBEGIN PROCESS(load,din) BEGIN IF loadEVENT AND load=1 THEN dout=din; END IF; END PROCESS;END behav;共十六页四、控制器设计(shj)参考(cnko)程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;

6、ENTITY testctl IS PORT (clk : IN STD_LOGIC; tsten:out STD_LOGIC; clr_cnt: out STD_LOGIC; load:out STD_LOGIC ); END testctl;ARCHITECTURE behav OF testctl IS signal div2clk:std_logic;共十六页BEGIN PROCESS(clk) BEGIN IF clkEVENT AND clk=1 THEN div2clk=not div2clk; END IF; END PROCESS; load=not div2clk;tste

7、n=div2clk; process(clk,div2clk) begin if clk=0 and div2clk=0 then clr_cnt=1; else clr_cnt=0; end if; end process;END behav;四、控制器设计(shj)参考(cnko)程序（续）共十六页五、频率计总电路图共十六页六、实验仪实际(shj)接口电路图共十六页七、周期(zhuq)测量8位十进制计数器输入(shr)信号Fin1MHz标准方波信号计数输出锁存器译码、显示锁存信号LOAD复位信号RST控制器电路ENRSTLOAD输入信号Fin共十六页共十六页作业(zuy)画出测量某周期信号的周期的电路框图，并编写其VHDL程序。说明：1、周期显示使用8位十进制方式显示。2、可分步编写程序，最后画出电路图。3、译码、显示部分的程序可以不编写。4、8位十进制计数器要求(yoqi)使用元件例化的方式编写。共十六页内容摘要专题四：数字频率计设计。clk0 and tsen0时，clr_cnt1。USE IEEE.STD_LOGIC_UNSIGNED.ALL。ENTITY CNT10 IS。PROCESS(CLK, RST, EN)。COUT = 0。CQ = CQI。ENTITY testctl IS。PORT (clk : IN STD_LOGIC。tsten:out