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文档简介

1、实验七触发器的仿真实验目的用逻辑图和VHDL语言设计D锁存器，并进行仿真与分析；参看Maxplus中器件7474 （边沿D触发器）的逻辑功能，用VHDL语言 设计边沿触发式D触发器，并进行仿真与分析。参看Maxplus中器件7476 （边沿JK触发器）的逻辑功能，用VHDL语 言设计边沿触发式JK触发器，并进行仿真与分析。1. D锁存器（D Latch）实验设计思想使能端EN输入为1时，输出Q与输入D值相同；使能端EN输入为0时，输 出Q保持不变。实验原理图使能端EN数据输入端飞实验VHDL源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY e

2、x71 ISPORT( C,D:IN STD_LOGIC;Q,QN:BUFFER STD_LOGIC);END ex71;architecture bhv OF ex71 ISBEGINPROCESS(C,D,Q)BEGINIF (C=T) THEN Q=D;ELSE Q=Q;END IF;QN=NOT Q;END PROCESS;END bhv;实验波形仿真2.边沿式 D 触发器(Positive-Edge-Triggered D Flip-Flops withPreset , Clear and Complementary Outputs)实验设计思想INPUTSOUTPUTSPRCLRC

3、LKDQQN01XX1010XX0100XX1（失效）1（失效）11T11011T001110X保持Q保持QN实验原理图复位端，低有效PRNI酬 CJT :7数据输入端 DIWPOT:时钟端 CKLIWPOT:I 忡 |：实验VHDL源程序library ieee;use ieee.std_logic_1164.all;entity ex72 isport(D,CLK,PR_L,CLR_L:IN std_logic;Q,QN:out std_logic);end ex72;architecture vhb of ex72 issignal PR,CLR:STD_LOGIC;BEGINprocess(CLR_L,CLR,PR_L,PR,CLK)beginPR=not PR_L;CLR=not CLR_L;if(CLR AND PR)=1then Q=T;QN=T;elsif CLR=1 then Q=0;QN=1;elsif PR=1then Q=1;QN=0;elsif (CLKevent and CLK=1)then Q=D;QN=not D;end if;end process;end vhb;实验波形仿真3.边沿式JK触发器实验设计思想INPUTsOUTPUTSPRCLRCLKJKQQ

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