基于VHDL的同步信号产生探讨

1、基于VHDL的同步信号产生探讨本文介绍了通过VHDL语言，利用Max-plus软件设计一个图象同步信号处理电路，产生视频图形信号中的复合同步信号波形，并且从复合同步信号中分拣出行同步、场同步、行消隐、场消隐和奇偶场标志信号。关键词：VHDL 视频图像复合同步信号 Max-plus 作为一个仿真软件现在已经基本不用了，淘汰了。现在的主流是使用Quartus。VHDL语言是一种硬件描述语言，而且这种语言极为复杂和正式，很多人会选择使用verilog hdl语言，它相对于VHDL较为接近C语言的风格，所以很容易被接受。但是，只有能学会VHDL,verilog hdl就很容易上手。内容一本实验要求产生

2、的视频图象复合同步信号由奇偶2场（1帧）重复组成，每场312.5行，由均衡脉冲、槽脉冲、行同步信号组成。设计的中心思想是以计数器分别设计出均衡脉冲信号J、开槽脉冲信号K、行同步信号H，然后再合成所需要的复合同步信号。实验中，输入为频率为10M的的时钟脉冲CLK，根据设计需要，定义J、K、H、ss为输入输出信号，并在构造体中设定计数器中的中间变量c1、c2、cnt，s为输出信号。均衡脉冲信号的周期为32s，脉宽为2.4s。所以定义c2为320的计数器。以clk为时钟信号，只要c2小于320，每来一个clk的上升沿时c2=c2+1，当c2=320时置c2=1。然后以c2（半行）作为计数周期，在1c

3、224时置J为0,否则置J为1。此时均衡信号设计完成。 以同样的方法设计出行同步信号和开槽脉冲信号。然后需要将这三组信号复合成需要的信号。具体的做法是以半行为计数周期，设计一个1250的计数器cnt。再以cnt为计数周期，由于奇数场的两个均衡和槽脉冲共占7.5行，为了保证波形的正确性，奇数场的前均衡脉冲从cnt=2开始。 到这时，复合同步信号的设计已基本完成。然而波形中存在毛刺。因此在定义H、J、K信号时需要对准clk时钟。当clk上升沿到来时，信号才发生变化。最后当clk上升沿来临时，将输入输出信号ss赋予s信号，s信号就是最终的复合同步信号。具体程序如下：library ieee;use

4、ieee.std_logic_1164.all;entity ss is port(clk:in std_logic; h,j,k,ss: inout std_logic; s: out std_logic);end ss;architecture a of ss issignal c1:integer range 1 to 640;signal c2:integer range 1 to 320;signal cnt: integer range 1 to 1250;beginprocess(clk)beginif clkevent and clk=1 thenif c1=640 then

5、c1=1;else c1=1 and c1=48 thenh=0;elseh=1;end if; end if;end process; process(clk)beginif clkevent and clk=1thenif c2=320 then c2=1;elsec2=1 and c2=24 thenj=0;elsej=1 and c2=272 thenk=0;elsek=1;end if; end if;end process; process(j)begin if jevent and j=0 thenif cnt=1250 thencnt=1;elsecnt=2 and cnt=6 thenss=7 and cnt=11 thenss=12 and cnt=16 thenss=17 and cnt=626 thenss=627 and cnt=631 then ss=632 and cnt=636 then ss=637 and cnt=641 then ss=j; else ss=h; end if;end process; process(clk) beginif clkevent and clk=1 then s=ss; end if; end process; end a;在本程序中需要注意：在VHDL语言中，大小写都可以的，但是在行业内，一些VHDL