实验3多层次结构电路的设计

1、 实验三：多层次结构电路的设计班级：学生姓名：实验口期：实验目的：进一步熟悉QuartusII软件的基本操作，掌握用VerilogHDL进行输入设计的基本方法，学会多层次结构电路的设计以及进行图文混合设计的方法。实验平台：GW48-CK实验开发系统实验内容:1：图文混合层次化设计（8位累加器的设计）2：设计有时钟使能的两位十进制计数器1：图文混合层次化设计（8位累加器的设计）逻辑功能分析：在每个时钟上跳沿到來时，対输入的8位数据进行累加，输出累加和。设计累加器分为两个模块，一个是8位全加器，一个是8位寄存器。全加器负责对不断输入的数据和进位进行累加，寄存器负贵暂存累加和，并把累加和输出并反馈到

2、累加器输入端，以进行卜一次累加。在划分好模块后，再把每个模块的端II和连接关系设计好，就可以设计各个功能模块。项目名：ldd&bdf图1内部框图：文件名：add8.bdf、reg8.bdf步骤：建立工程L_add8,再建立2个VerilogHDL文件:add8.v和reg&v8位全加器addS.v代码moduleadd8(cout,sum,a,b,cin);parametersize=8;outputcout;outputsize-l:0sum;inputcin;inputsize-l:Oa,b;assigncout,sum=a+b+cin;endmodule8位寄存器reg8.v代码：mod

3、ulereg8(qout4n,clk,clr);inputclkclr;input7:0in;output7:0qout;reg7:0qout;always(posedgeelkorposedgeclr)beginif(clr)qout=0;异步清零elseqout-974378，否74379応74381门否74382ii74385:盘蠶：L-974393=?7gq治Nane:74390743901CLR1CLKA11CLIOL2CLR12CLKA丄2CLK31QA-41QB4QC-41QD|2OA2QB|2QC-42QD-4LIPUALCOyNTER.j厂Repeat-insertrnocf

4、e厂InsertsymbolasbbckILounchMcgdWizardPlugIMegaWizaidPlug-InManager.OKCancel图3调出元件743901、设计电路原理图，频率计的核心元件之一是含有时钟使能及进位扩展输出的十进制计数器。为此这里拟用一个双十进制计数74390和其它一些辅助元件來完成。电路原理图应该如图2所示。图中，74390连接成两个独立的十进制计数器，待测频率信号elk通过一个与门进入74390的计数器1的时钟输入端1CLKA,与门的另一端由计数使能信号enb控制：当enb=1时允许计数；enb=0时禁止计数。计数器1的4位输出q、q、ql和q0并成总线表

5、达方式即q3.0,由图2左下角的OUTPUT输出端口向外输出计数値，同时由一个4输入与门和两个反相器构成进位信号进入第2个计数器的时钟输入端2CLKA。第2个计数器的4位计数输出是q7、q6、q5和q4,总线输出信号是q7.4。这两个计数器的总的进位信号，即可用丁扩展输出的进位信号由一个6输入与门和两个反相器产生，由cout输出。ch是计数器的清零信号。2、计数器电路实现，在此首先从实现图2所示的电路的绘制和测试开始，在Symbol对话框中找到74390元件(图3)。将74390及其它输入输出元件在窗口中放置并连接。绘制过程中应特别注意图形设计规则中信号标号和总线的表达方式：若将一根细线变成以

6、粗线显示的总线，可以先将其点击使其变成红色，再选Option选项中的LineStyle:若在某线上加信号标号，也应该在该线某处点击使其变成红色，然后键入标号名称，标有相同标号的线段可视作连接线段，但可不必直接连接。对丁以标号方式进行总线连接可以如图2那样。例如一根8位的总线busl(7.O)欲与另3根分别为1、3、4位的连线相接，它们的标号可分别表示为busl(0),busl(3.1),busl(7.4)o2、波形仿真，按照上节步骤5介绍的流程能够很容易地得到图2-24电路的仿真波形(图4)。由波形图4可见，图2电路的功能完全符合原设计耍求：当elk输入时钟信号时，clr信号具有清0功能，当enb为高电平时允许计数，低电平时禁止计数；当低4位计数器计到9的向高4位计数器进位，另外由于图4中没有显示高4位计数器计到9,故看不到count的进位信号。Name?:W-cIkclrU0H7H202.0u$4.OusII6.0usI8.OusI10.0usIenb0q|3.0寻q|