EDA设计流程及其工具

1、EDA设计流程及其工具EDA技术实用教程 EDA设计流程及其工具 本章首先介绍FPGA/CPLD开发和ASIC设计的流程，然后分别介绍与这些设计流程中各环节密切相关的EDA工具软件，最后就MAX+plusII的基本情况和EDA重用模块IP作一简述。原理图/VHDL文本编辑综合FPGA/CPLD适配FPGA/CPLD编程下载FPGA/CPLD器件和电路系统时序与功能门级仿真1、功能仿真2、时序仿真逻辑综合器结构综合器1、isp方式下载 2、JTAG方式下载 3、针对SRAM结构的配置 4、OTP器件编程 功能仿真 1.1 FPGACPLD设计流程应用于FPGA/CPLD的EDA开发流程:1.1.

2、1 设计输入(原理图HDL文本编辑)1. 图形输入 原理图输入 状态图输入 波形图输入2. HDL文本输入 应用HDL的文本输入方法克服了上述原理图输入法存在的所有弊端，为EDA技术的应用和发展打开了一个广阔的天地。 1.1 FPGACPLD设计流程1.1.2 综合 1.1 FPGACPLD设计流程 将电路的高级语言转换成低级的，可与FPGACPLD的基本结构相映射的网表文件或程序。1.1.3 适配 将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。 1.1 FPGACPLD设计流程1.1.4 时序仿真与功能仿真时序仿真 功能仿真 1.1.

3、5 编程下载CPLD FPGA 以乘积项结构方式构成 以查表法结构方式构成 1.1.6 硬件测试 1.2 ASIC及其设计流程ASIC用于某一专门用途的集成电路器件1.2.1 ASIC设计方法 全定制方法 是一种基于晶体管级的，手工设计版图的制造方法。 半定制法 是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。ASIC设计方法全定制法半定制法门阵列法标准单元法可编程逻辑器件法1.2 ASIC及其设计流程1.2.2 一般ASIC设计的流程系统规格说明系 统 划 分逻辑设计与综合综合后仿真芯 片 测 试版 图 设 计版 图 验 证参数提取与后仿真制版、流片1

4、.2 ASIC及其设计流程1.3 常用EDA工具EDA工具大致可以分为如下5个模块：设计输入编辑器仿真器HDL综合器适配器(或布局布线器)下载器1.3 常用EDA工具1.3.1 设计输入编辑器1.3.2 HDL综合器FPGA Compiler II、DC-FPGA Synplify ProLeonardo Spectrum Precision RTL Synthesis 输出文件一般是网表文件 调用方式一般有两种 : 1、前台模式 2、为后台模式或控制台模式 使用的两种模式：1、 图形模式 2、命令行模式(Shell模式) 1.3.3 仿真器1.3 常用EDA工具1.3.4 适配器(布局布线器) VHDL仿真器 Verilog仿真器 Mixed HDL仿真器 其他HDL仿真器输出多种用途的文件 时序仿真文件 适配技术报告文件 向第三方EDA具的输出文件 FPGA/CPLD编程下载文件1.3.5 下载器(编程器)1.4 MAX+plusII概述图形或HDL编辑器MAX+plusII设计流程编译网表提取、数据库建立、逻辑综合、逻辑分割、适配延时网表提取、编程文件汇编编 程 器设 计 输 入综合或 编 辑适 配 器 件下 载仿 真MAX+plusII的原理图编辑器MAX+plusII的HDL文本编辑器MAX+plusII的波形编辑器1.5 IP核 IP(Intellectua