同步时序电路逻辑设计

1、同步时序电路逻辑设计数字电路逻辑设计 同步时序电路逻辑设计是根据设计命题的要求，设计出符合其逻辑要求的工作时序波形，或设计出相应的状态转换图。 从设计命题到状态转换图这一步是整个同步时序电路设计过程中的基础，也是最关键的一步。只有逻辑设计正确，以后各设计步骤才可能有效。 所谓“逻辑设计”，即设计出合乎设计命题的状态转换图（并化简），为下一步电路提供设计基础。 逻辑设计包含建立原始状态图、状态化简、状态编码等过程。例6.4 按以下两种情况分别确定“101”码序列检测器的原始状态图。（1）“101”码序列中的码允许重复使用。如：输入X 0011010110110输出Z 0000010100100（

2、2）“101”码序列中的码不允许重复使用。如： 输入X 0011010110110 输出Z 0000010000100解：由题意（1），此码序列检测器状态应该随输入X的数码到来而变化，我们定义不同的状态来区分输入序列X的不同情况。欲检测3位长的码组，则检测器应记住前两位码输入情况，可定义以下状态：SO ：前两位送来的码为00；S1 ：前两位送来的码为01；S2 ：前两位送来的码为10；S3 ：前两位送来的码为11； 例6.4（1）原始状态图 题（2）的原始状态转换图如下所示 例6.4（1）原始状态表 题（2）的原始状态转换表如下所示 2. 状态化简 原始状态图（表）中可能存在多余状态。若采用触

3、发器来实现所设计的逻辑功能，从电路实现的最简的设计原则出发，应消除状态图（表）中多余的状态，将设计要求用最简状态图（表）表示。状态化简就是消除多余状态的过程。 状态图之所以可以进行简化，是因为存在相互等价的状态。若定义Si、Sj分别作为现态，不论加入何种形式的相同的输入序列，电路均给出相同的输出序列，则称Si和Sj是等价状态，可记作SiSj。可以把两两等价的多个状态集合为一个等价组。 状态等价还具有传递性：若Si和Sj等价，Sj和Sk等价，则Si和Sk等价。 等价状态的条件及化简的方法两个或多个状态是否等价，必须满足以下条件：（1）在任意一种输入条件下，两个或多个状态对应的输出必须相同。（2）

4、在任意一种输入条件下，这些状态对应的次态必须满足下列4条件之一：a、次态相同；b、保持现态不变；c、交换现状态；d、次态互为隐含条件。根据以上条件，我们在状态表中判别状态等价的常用方法是观察法和隐含表法。简单的时序电路状态图可以采用观察法化简，较复杂的时序电路可采用隐含表（蕴含表）法化简。 例6.6 对表6.3（a）例6.4题（1）原始状态表进行状态化简。解：对原始状态表进行观察（原始状态表重画如下），发现S1 、S3两状态在输入Xn分别为0或1时。输出相同，次态相同。因此S1和S3互为等价构成一个等价类，表示为（S1，S3），可以合并为一个状态S1，可记为S1，S3= S1。原始状态表中状态

5、S1和S3合并为状态S1以后，原始状态表中现态S3这一行可以消去，表中次态凡出现状态S3的，用状态S1代替。化简后的状态表如表6.7所示。隐含表化简状态的方法例6.7 对表6.8（a）所示原始状态表进行化简。解：采用隐含表（蕴含表）方法进行状态化简。隐含表法进行化简的基本原理是根据状态等价的概念，将各个状态作系统的比较，找出相互等价的状态。为了防止比较选漏，我们在一种称为隐含表的阶梯形表格中进行比较。隐含表及其填写例6.7隐含条件检查完毕后的情况相容状态 设Si和Sj是时序电路M的两个状态，当加入所有可适用输入序列时，其输出序列中被定义（即在状态表有确定值的）部分的对应值相同，则称Si和Sj是

6、相容状态，记为SiSj。 可以把两两相容的多个状态集合为一个相容组。如果一个不完全确定时序电路逻辑设计中存在一个或多个相容组，则相容组中的那些状态是可以合并的。 例6.5(2)原始状态图化简求最大相容组的合并图 合并图是把原始状态表中的各个状态以点的形式画在一个圆圈上，凡相容的状态之间都用直线连接起来。则状态点之间互相都有连线的诸个状态就组成了一个相容组，例6.8中因状态S2、S4之间无连线，所以状态S1、S2、 S4、S5不构成相容组。所以，例6.8最大相容组有S1，S2、S1，S4、S2，S5、S3，S6、S4，S5。求最小化状态表 上一步所找例6.8最大相容组中某些状态，同时属于不同的相

7、容组，如状态S1就同时属于S1，S2、S1，S4两个相容组。因此为避免出现不正确的最小化状态表就不能简单地把每个最大相容组任选一个状态作为代表，而必须考虑以下三个条件： 首先状态最少：所选的相容组个数最少，即最小化状态表中的状态数目最少。 其次完备性：原始状态表中的每个状态都必须被覆盖，即任何一个原始状态至少属于所选中的诸相容类中的一个。 还有封闭性：对最小化状态表中的每一个状态（现态）来说，在任一种输入情况下，其下一个状态只能是最小化状态表内的一个状态。 采用表6.9所示相容组次态封闭性验证表会使验证封闭性过程较为直观 例6.8最简状态转换表如下： 3. 状态编码 如果采用集成触发器作为同步

8、时序电路的状态记忆单元，那么所设计电路状态的数目多少就直接决定了所用集成触发器的使用数量。电路逻辑设计过程中的状态化简其意义也在于此。通过状态化简，状态的数目减少，也就减少了集成触发器的使用数量，降低电路的复杂程度。 状态编码（状态分配）是指使用二进制码来表示最简状态表（最小化状态表）中各种被定义的状态。若一位二进制码使用一只触发器来加以存储，状态编码的不同不会影响同步时序电路中触发器的数目，但会影响电路中组合逻辑的函数，即影响触发器激励函数和输出函数的繁简程度。状态编码的方案应选择有利于激励函数和输出函数的化简。状态编码三原则 状态分配三原则 （1）在相同输入条件下具有相同次态的现态；或者输

9、入不同条件下，次态相同，这些情况下的现态应分配逻辑相邻编码。这可以保证相应触发器的激励函数对应的卡诺图中有较多的“1”相邻，有利于激励函数的化简。 （2）同一现状态在相邻输入条件下的不同次态应分配逻辑相邻编码。因为在激励函数的卡诺图中，同一现态，相邻输入所对应的方格相邻，从而有利于激励函数的化简。 （3）输出相同的各个状态尽可能予以分配相邻编码，以有利于输出函数的化简。这是因为可使输出较少地依赖于现在状态，且在输出函数的卡诺图中，1相邻的机会较多。 实际运用上述三条原则时进行状态分配时可能会产生矛盾，则应按照原则排列的（1）、（2）、（3）的优先顺序解决所产生矛盾。 状态编码举例 例6.9 运用状态分配三原则对表6.10最小化状态表进行状态编码解：先看依原则（2）所得结论，状态S0与S4、状态S0与S1、状态S1与S3、状态S0与S3、状态S4与S3均应分配相邻编码。因S0不可能同时与状态S4、S1、S3分配到相邻编码，所以依原则（2）中所得结论在实际编码中不会全部得到