杭电数电实验课内题设计答案

1、数字逻辑电路课内仿真实验第六章QuartusII原理图设计初步一、实验目的：初步了解学习使用Quartus|软件进行电路自动化设计。二、实验仪器：Quartus|软件。三、实验内容：6-1用Quartus|库中的宏功能模块74138和与非门实现指定逻辑函数按照6.3节和6.4节的流程，使用Quartus|完整图6-2电路的设计，包括：创建工程，在原理图编辑窗中绘制此电路，全程编译，对设计进行时序仿真，根据仿真波形说明此电路的功能，引脚锁定编译，编程下载于FPGA中进行硬件测试。最后完成实验报告。1、原理图CVHI-PIN_7PIMJOvnT：我:74i38W制2、波形设置卜Ft#iKf验加Ti

2、g日A10l5nrti:Hi:End:YflNAY1NBY2NCY5NG1Y4NGZANY5NG2ENY6NY7N怕3:BDECODERTJsitSELD.24xt51Etn0515raB询3、仿真波形6-2用两片7485设计一个8位比较器用两片4位二进制数值比较器7485串联扩展为8位比较器，使用Quartus|完成全部设计和测试，包括创建工程、编辑电路图、全程编译、时序仿真及说明此电路的功能、引脚锁定、编程下载，进行硬件测试。最后完成实验报告。1、原理图lI匸LtAEBDAGBOALBCAEBDAGBCih-ttir2、波形设置3、波形仿真6-3设计8位串行进位加法器首先根据图4-33，用

3、半加器设计一个全加器元件，然后根据图4-34，在顶层设计中用8个1位全加器构成8位串行进位加法器。给出时序仿真波形并说明之，引脚锁定编译，编程下载于FPGA中进行硬件测试，最后完成实验报告，讨论这个加法器的工作速度。1、原理图：半加器1位全加器8位串行进位全加器集成后的8位串行进位全加器-TP-T-TP-T-TdTLJTPUTCi-1SdOAiOSd1BiQSo2AilSd3BilCdAiZSc4Bi2Sq5Ai3Sq6Bi2-So7Ai4Bi4Ai5Bi5Ai6-Bi6Ai7Bi72、波形设置3、波形仿真6-5设计一个十六进制7段显示译码器1、程序代码scmaaiia；31Q11Q11；si

4、oaim；siiaaiia；31101101JEdiinnijsciaaoiiij-B1111111JS11D1111：siiiam；siimaa；5D111001JEnaimojELllliaOlJBlliaoaiJ用Verilog的case语句设计一个可以控制显示共阴7段数码管的十六进制码7段显示译码器。首先给出此译码器的真值表，此译码器有4个输入端：D、C、B、A。D是最高位，A是最低位；输出有8位：p、g、f、e、d、c、b、a,其中p和a分别是最高和最低位，p控制小数点。对于共阴控制，如果要显示A，输入DCBA=1010；若小数点不亮，则输出pgfedcba=01110111=77H

5、,给出时序仿真波形并说明之，引脚锁定，下载于FPGA中对共阴数码管进行硬件测试。empuca:ixdta;re-j6iULEDTSfB脚30400ILD1SJKlabcquS-BOaOW:biquE.*n40hib4xX-iVSHM1-WiftB-：4101:bDlU3&*BWl!lll5-B-?LUM:叩BOLi&l:印BOLOUOlIS-BLUBS-BOLICC:印BOLl&LsC44UI-C-5iWl?biquK-O:3护工I-COiMigutM3n-ii-0iDLll?Tb=quABOLllLtMqu“叩仙Jb4x5-BlPOl:b=qu5-BIG030faMqufnuauS!H1-J

6、1OTiMfiU5H3-J1OIbQ33fDU1U印B1-)1UMQUS-BHLKCIb*qnnS.BaLiKlbtqxsgiBAiOU1begu5-B1LC11btipxsbqu&!BH1Libn注S-BILIW:b=qxs1BXL1UfaMQUKldUM-H-1I1X-0FH-SirO:1Z1-i.iKOiieLOMflaiL亡2、电路原理图rcG5Ilist3、波形设置4、波形仿真原理图：n_rt_i_LLTSvidhiiijIbrmsSlHallab!TiMh第八章时序电路的自动化设计与分析8.1.1根据8.1.1节，首先使用74390设计一个2位十进制计数器，然后使此计数器在新的工程

7、中作为一个可调用的元件，用它构建一个8位十进制计数器。给出仿真结果，最后在FPGA上进行硬件验证。原理图：-叔k.IrtfrLLrirr-rT*.波形仿真设置：仿真波形：Sir肚ion恤际SluIlIldKkhn吃1;-小：7:r:】=:?:ATdu卩中小：平:fl:平：平：半平沖：甘，牛牛年年.UK:/:吒Ito二：i二一-二丁二二_m二二二WL:-.;iiTi11旳u：-仁1】m汀rj：o：iuj-i：-：r-courOK01盯irranUKmCIKKWTOK厂；OKran二m二一XlfFE：L.T：SUN1HIW:iT波形设置：E-：Hi対04com丄1馬ns協岛止llrf|3Waier

8、iul.TGlfN痢T诞陆1俪解m.azre1MU5nj1OlDir5IdisI5甲口XTEos岳即m%-is肛E舉口GUI曲宰血T1J3M压口呦罩雷8?申口掘平口田冷刖jinjmnrLrLrLrLruuumnrLrLrLnrLrLrLrLrLrLrLrLrumrLrLniruuuumnrLrLrLjmaRrVLr仿真波形：SimulationWfonnsSinltLOGTui.&z8.1.2根据8.1.2节，用74161模块设计一个十二进制加法计数器，并注意计数器的可行性和可靠性考察；然后设计一个数控分频器。利用Quartus|创建工程，绘制电路图，全程编译，时序仿真，并根据仿真波形作出说明

9、，引脚锁定编译后下载FPGA中，在实验系统上硬件验证，完成实验报告。波形仿真设置：-宀：1:-:lJ-，:仿真波形：SimulationWavefoimsSinlatimaod：Iiiii8.2.1利用一般模型设计一个同步模7计数器，其状态图如图所示。结合第6章介绍的Quartus|流程来实现。原理图：1BmcduleCRT?(C川)；2input2:0Z3output2:0N;4reg2:0N;5alwaysg(C,N)6Ecase(C)73bOOO:33帧01;8w3*&001:MbOlO；QJ3bOlO:0恤1;103bOll:EblOO;心3blOO:旳3恤;1235101:跆3巾11

10、0;133bllO:=3000;H3bill:N=3lM00；ISdefault肽=3巾000;16endcaae17enLOC*J.e-r二;即h|2.CL：iCLK窗二出STIi-TTTT二-二-耐波形仿真设置：:二r/:TEon11I:I仿真波形：SimuIatioiWaveformsSirmltionnode：Tiniiif1d；:：iTreBa26:n;Bonier19.38IBIrtavd:19.2BusS:：r:365h11111111111111111111111111111111111111111111111111111111111111111111111111111111F

11、l11111I11IIlliI111111111ll11111111111111111111111118.2.2基于自动化设计方法的一般模型，设计一个模可控的同步加法计数器，要求当控制信号M=0时为六进制计数器，当M=1时为十二进制计数器。原理图：丄apnoau丄包tvrCMj?23input3:0匚:LLtput3:D氐qg3=01ih56scase(471tiDdQD弓pbD口口人：R,4*bDClOiKK-efcbD01DFc.4bDCIlDK-3bOa.llF104abDCIll=4rb0100?11StiDlGDm-qpbDioa?121tiDlOl弓pbDllD?134*bD110

12、KK-efcbDlllriq4bDlll=r：t2CGD?154abl(lCDIBSBtiZ口：!m-qpbldid：17IbldlD弓pbldi工：IB4ribiCiliKK-efcbllQDF13IbllOD20ibllMbllLD?21StillIDm-qpbim?225fcfebOOCiD;23deisrj-LtKK-efcbDOQDF內endcase25endmodule2ECOMB2R;inputM;input3:01A;ucpuLlegR;aJ.wa.ysG(ArRSCB3S54b00101；：R=lBbl：bl1011:L.=11bl;SblllODR=11bO?default

13、:R.r=lb3;endc.且;se12endmodule仿真波形设置：Mh3MTru-Hs-田小|FxnrE0ZTH：?*波形仿真结果：8.2.3设计一个基于一般模型的十进制加法计数器，利用Quartus|创建工程,编辑电路图,时序仿真，并根据仿真波形作说明，在实验系统上硬件验证。注意计数器的自启动问题。原理图：I丄丄13丄5丄石202232425mndjlefETT丄0(C,M):input3:0C;c-Jtput3:0N;leg3:0M;always(C,N)case(C)4bOOOO4bOOO丄4bCClC4bCCl丄4bC丄DO4bC丄O丄4bC丄丄O4bC丄丄丄4blCCC4blC

14、C丄4blClC4blOll4M丄OO4bllOl4blllO4blllJ.default.endcaseendmcidjle:M=4bOOOl;:M=4bOOlO;:H=4bOOll;:H=4bOlOO;:H=4bOlOl;:H=4bOHO;:H=4bOlll;:H=4hlOOO;:H=4hlOOl;:H=4bOOOO;:H=4bOOOO;:H=41上0000,:H=41上0000,:H=41上0000,:H=41上0000,:H=41上0000,:H：nnuai1_|_|_|_QciUQPJ：IXt：OK15：tIa：tie：oJ：n：fIt:Ki)：f5:TI：1?JD：(1Uli：!1

15、t!)可丁：C?irnmTYT-s：2345738.2.4用自动设计技术完成基于计数器一般模型的可逆8位二进制计数器设计。原理图：MUX2LC(AOfAlf5fDDUT);irLFJt7:0AOfAl;jLzipM5;CJtpat7：0DOUT：leg7:0DOUT;always(AOfAlf5fIXirr)case(S)1tO:DOUT=AO;1M:DOUr=Al;defan丄t:DOUTclockclk_eii抚MIW:-.T!.:士一|FTI_口吕il出Rd*3.峠MIQ.即JSJKu也輩xSS冲stH.l;vc璋单M植竽叫*甲u.31.tt込罕电3即3M単!UT3.呼sc*1氐申si儿

16、甲:tKIT.甲u-It3hLIT：llIlIT3M波形仿真设置：ki顾kii伽wii讪地顾mi顾iiofiimwMiiwwmwTwiitwwiwmii.iiwffmiwwwMwiiffmihmmrmM.iiwniBwniii仿真波形结果：8.5根据8.6.3节，用状态机5完成键触点消抖动电路的全部设计，对电路进行仿真。在硬件验证中参考实验7-2给出的方法。为了电路的可靠性，讨论状态机工作时时钟频率的最佳值。仍然基于状态机，探寻更好更可靠的设计方案，并验证之。原理图1BmoduleSDCE(?,25,NS)2inputK;input2:匚5;cutput2:dNS;r-eg2:0MS;alwa

17、ysC57casef匚Sg3pEQ0Q;ifNS=3BOOl;elseNssaaD；33EQCI1:ir(K=iisiN5=3BOiajelseN5=3BBaoa；ID3FB010:iE(K=llBl)N&CSBOll;elseNS=3IBOOD;113EOll:ifNS=3elseNssaiij123-E100:it(K=liB0)N5=BlOl；elseNS=3iBail；133rE101:iEi：K=liBONS=3,BOOO;elseNS=3lB011；14defaul七:MS=3BOOO15endcase16endrccidiile171madaleCDCD(C5K2(OUT).:i

18、nput2:0C5;3catputKOUT;4zegKOUT;5always(C5Hcase(C573bOOO:XOUT=1bOj33bOOl:XCUT=1bOj93bOlO:XCUT=1bOj10default:ZOUT=1bl;11endcase12endmodale1314波形仿真设置：仿真波形结果：8.6根据8.6.4节，首先完成此节的设计内容，并验证仿真结果。针对系统中所需要的定时器，设计一个更灵活实用的定时器。原理图：inQdj.lec5e；?(C5fFfR)7in.pu匚2:0匸吕fcj.t-patPfRfFfR;always(C5)case(C5)3bQQQP,R?=2mw3b001PfR?=2三：L0：3b010Pf