含异步清零和同步时钟使能的加法计数器设计

1、广州大学学生实验报告实验室： 电子信息楼317EDA 2017 年9月18 日学院机电学院年级、专 业、班电信151姓名苏伟强学号51实验课程名称可编程逻辑器件及硬件描述语言成绩实验项目名称实验2含异步清零的同步时钟使能控制的加法计数器指导老师秦剑图是一含计数使能、异步复位的 4位加法计数器，例2-1是其VHDL苗述。图中 间是4位锁存器；rst是异步清信号，高电平有效；clk是锁存信号；D3: 0 是4位数据输入端。当ENA为1时，多路选择器将加1器的输出值加载于锁 存器的数据端；当ENA* 0时保持上一次的输出。三实验设备a） FPG犊验箱，Cyclone III EP3c40Q24C08

2、四实验内容和结果a）编程一实验目的a）学习计数器的设计、仿真和硬件测试，进一步熟悉 VHD改计技术;实验原理根据实验原理编程VHDL rst是异步清信号，高电平有效；clk是锁存信号；CQ3: 0是计数输出端，COU很进位输出。上升沿计数，在计数到1111的时候进位（这 里判断CQI的所有位为1时进位，表示计数到top值），清零，继续计数，将进 位数据锁存在COU瑞，不断更新。可以看到在进程中，首先判断 rst信号是否为1,为1的话进行置位，优先级最高而且不受时钟信号控制 （放在以时钟边沿测试表述clock event and clock= 1为条件语句的if语句以外），是异步置位。c）引脚锁

3、定和硬件调试1LIBRARY IEEE；2JEE IEZE bSTD LOGIC 1164.ALLjU5E 1E.EE5TD_LOGIC CNSIQJLD ,.ALL； 3 ENTITY ENT4B ISFORT (： Z：T 5TD ZOEIC；RSI : IN STD-LOGIC:ELfA : ZU ZT3 ZO(?ZC;g : CUT 5T3-ZOGIC VECTOR (3 DDWNTl) 0)；g.101 1CUTOZTT STD LOGICEND ENT4B;B ARCH ITE CTtniE bekar CF ENT4B IS5iSfLAL CQI5TE LOGIC VECTOR

4、3 DCWMTO );JL31519249 BEGINH F REG：PROZES5 (CLK r R5T, SNA) BEjIMIF RST ELSIECQI - ,rCO30;ULKEVEM二 百D CLEI? EMAEND IF;EMD IF； 中 =CQL ；*1* THNEMD PR.OCESS P_EG ;CJUT assignment edit,category 选择 location , alt+1 调出 node finder,调出信号进行引脚绑定，引脚绑定的时候注意查看芯片引脚手册。如图 为引脚锁定。选实验电路模式 5,用键8 （PIO7）控制RST用键7 （PIO6）控制

5、 ENA计数溢出COU接发光管D8PIO15） ;OUT遑计数输出接数码1（ PIO19-PIO16, 低位靠右）；时钟CLK clock2 （引脚号为54）,通过跳线选择4Hz信号.下载到 开发板中，可以看到，数码管在跳变，从 0跳变到F,按键8可以进行置位，实 验中如果接时钟信号频率过高，则没办法观察到明显的数码管显示。ToLocationEnabled1CLKP1NJ45Ves2CQUTP1N_44Ves3廿匚QUPIhl_56Yes4QCQPir-1_57YesE-8PIN_63Yes6侬P1N_aVes7AenPIN.13Yes0用5TPIN_21Ves卜d） RTL图观察Tool-

6、netlist viewers-RTL viewer 观察 RTL图。分析：由图可见4位假发计数器由两大部分组成。第一是完成加一操作的存组合 逻辑电路加法器。它右端输出的数始终比左端的数多1000,则输出为1001。第二是4位边沿触发方式锁存器。这是一个纯时序电路，计数信号CLK实际上是其 锁存的信号。另外，在输出端还有一个反馈通道，它一方面将锁存器中的数据向外输出，一方面将此信号反馈回加一器，以作为下一次累加的基数。同时也发现 输出接一个4位与门实现进位输出1。五实验分析总结1 COLTTe）思考题i.是否可以不定义信号CQI,而直接用输出端口信号完成加法运算，即:CQ = CQ + 1为什

7、么答：不能，因为CQ定义为out型数据，意思就是说CQR能用于输出，然而，题 目中给出的假设，CQ = CQ + 1 ,在尸符号的两端都出现了 CQ表明CQ应当 具有输入和输出两种端口模式特性， 同时它的输入特性应该是具有反馈方式， 即 赋值符号“ =右边的CQ来自左边的CQ的反馈，显然如果要这样的话，CQ的 度端口模式为Buffer更为吻合。但是，表面上buffer具有双向端口 inout的功 能，但实际上其输入功能是不完整的，它只能将自己的输出的信号反馈回来，这并不意味着他具有输入功能。由于CQ1是内部信号，不必像端口信号那样需要定 义他们的端口模式，即 CQ1的数据流动方向是不受限制的。因此可以在 CQ1=CQ1+这里的+是重载的运算符）中用信号CQ1来完成累加的任务，然后累 加的结果用语句 CQ=CQ 1端口 Q输出。a）在VHDLg述的时序模块中有这样的规律，一般的，凡是独立于时钟的异步控制 信号都放在以时钟边沿测试表述 clock event and clock= 1为条件语句的if语句以外，如异步复位信号，凡是依赖于