集成电路设计基础：第六章 CMOS逻辑部件

1、第六章 CMOS逻辑部件电子科学与技术系超大规模集成电路与系统研究中心CMOS与非门和或非门的结构及设计 2022/8/71数字集成电路设计基础第六章 CMOS逻辑部件电子科学与技术系超大规模集成电路与系统研究中心CMOS与非门和或非门的结构及设计 2022/8/72数字集成电路设计基础数字逻辑等效电路模型GS/DD/S衬底衬底GS/DD/S数字逻辑行为模型MOSFET第六章 CMOS逻辑部件电子科学与技术系超大规模集成电路与系统研究中心CMOS与非门和或非门的结构及设计 2022/8/73数字集成电路设计基础数字逻辑等效电路模型数字逻辑行为模型倒相器VDDN型衬底P型衬底VDDRPRNVDD

2、RPRN第六章 CMOS逻辑部件电子科学与技术系超大规模集成电路与系统研究中心CMOS与非门和或非门的结构及设计 2022/8/74数字集成电路设计基础RR/3R/3R/3非饱和区饱和区电阻比=宽长比之倒比Y3 Y1（ W/L=Y）等效倒相器中晶体管电阻VDD上拉PMOS串联下拉NMOS串联第六章 CMOS逻辑部件电子科学与技术系超大规模集成电路与系统研究中心CMOS与非门和或非门的结构及设计 2022/8/75数字集成电路设计基础R3R？ 为保证在任何情况下，由电阻网络和负载电容所决定的充放电时间，均满足由性能指标所决定的上升、下降时间要求，所以，要按照最坏情况进行设计，即单支路导通情况。R

3、RR 因此，各并联MOS管应和等效倒相器对应晶体管宽长比相同。同样有上拉和下拉两种情况，对应并联PMOS和并联NMOS第六章 CMOS逻辑部件电子科学与技术系超大规模集成电路与系统研究中心CMOS与非门和或非门的结构及设计 2022/8/76数字集成电路设计基础等效倒相器中（W/L） =X；（W/L） =YNP2X2X1X1X1Y1Y2Y2Y简单计算方法第六章 CMOS逻辑部件电子科学与技术系超大规模集成电路与系统研究中心CMOS与非门和或非门的结构及设计 2022/8/77数字集成电路设计基础将与非门中的N个串联NMOS管等效为倒相器中的NMOS管，将N个并联的PMOS管等效为倒相器中的PM

4、OS管。根据频率要求和有关参数计算等效倒相器NMOS和PMOS的宽长比。NMOS管为串联结构，为保持下降时间不变，各NMOS管的等效电阻必须缩小N倍，即它们的宽长比必须是倒相器中NMOS管宽长比的N倍。为保证在只有一个PMOS晶体管导通的情况下，仍能获得所需的上升时间，要求各PMOS管的宽长比与倒相器中PMOS管相同。与非门设计方法（或非门类似）：第六章 CMOS逻辑部件电子科学与技术系超大规模集成电路与系统研究中心其他CMOS逻辑门 2022/8/78数字集成电路设计基础W/L=Y1/31/31/33Y3Y3Y6Y6Y6Y4Y4Y2Y4Y4Y4Y1/41/41/41/41/21/2=差别：2

5、7Y 22Y串并结构：第六章 CMOS逻辑部件电子科学与技术系超大规模集成电路与系统研究中心其他CMOS逻辑门 2022/8/79数字集成电路设计基础将下拉网络（NMOS管）等效为倒相器中的NMOS管，将上拉网络（PMOS管）等效为倒相器中的PMOS管。根据频率要求和有关参数计算等效倒相器NMOS和PMOS的宽长比。对于串联网络结构，为保持时间常数不变，串联网络各单元的等效电阻必须缩小N倍，即它们的等效宽长比必须是倒相器中对应晶体管宽长比的N倍。对于并联网络结构，为保证在只有一个并联支路导通的情况下，仍能获得所需的电阻，要求各并联支路等效晶体管宽长比与倒相器中对应晶体管相同。对于串联网络结构中

6、的局部并联结构，每个并联支路的等效晶体管宽长比与串联网络单元的等效晶体管相同。复杂网络设计方法：第六章 CMOS逻辑部件电子科学与技术系超大规模集成电路与系统研究中心其他CMOS逻辑门 2022/8/710数字集成电路设计基础逻辑行为：OUTABCDEFVDDOUTABCDEF或-与-或-与-非与-或-与-或-非？第六章 CMOS逻辑部件电子科学与技术系超大规模集成电路与系统研究中心其他CMOS逻辑门 2022/8/711数字集成电路设计基础CMOS与或非门第六章 CMOS逻辑部件电子科学与技术系超大规模集成电路与系统研究中心其他CMOS逻辑门 2022/8/712数字集成电路设计基础CMOS

7、或与非门第六章 CMOS逻辑部件电子科学与技术系超大规模集成电路与系统研究中心其他CMOS逻辑门 2022/8/713数字集成电路设计基础异或门 第六章 CMOS逻辑部件电子科学与技术系超大规模集成电路与系统研究中心其他CMOS逻辑门 2022/8/714数字集成电路设计基础同或门（异或非门）12个晶体管10个晶体管第六章 CMOS逻辑部件电子科学与技术系超大规模集成电路与系统研究中心其他CMOS逻辑门 2022/8/715数字集成电路设计基础CMOS传输门为什么PMOS位于逻辑电路的上部，NMOS位于逻辑电路的下部，想过吗？NMOS传输门和PMOS传输门第六章 CMOS逻辑部件电子科学与技术系超大规模集成电路与系统研究中心其他CMOS逻辑门 2022/8/716数字集成电路设计基础三态门相同的资源，有什么优点？第六章 CMOS逻辑部件电子科学与技术系超大规模集成电路与系统研究中心其他CMOS逻辑门 2022/8/717数字集成电路设计基础Z = （A （B C+E）+D F）（G+H）第六章 CMOS逻辑部件电子科学与技术系超大规模集成电路与系统研究中心CMOS D触发器 2022/8/718数字集成电路设计基础第六章