数字电路与逻辑电路设计 第5章 时序逻辑电路

1、第5章 时序逻辑电路 本章要点 按照一定时钟脉冲节拍工作的逻辑电路称为时序逻辑电路，它是由触发器和组合逻辑电路构成的，是数字电路最重要的组成部分之一。与组合逻辑电路相比，主要的特点是它具有记忆功能，即能在时钟脉冲作用下锁存数据，而且可以按照时钟脉冲的节拍进行存储或读取数据，这在电子系统中十分必要的。时序逻辑电路包含寄存器、计数器、锁存器等逻辑电路。 5.1 时序逻辑电路的描述时序逻辑电路：是由触发器和组合逻辑电路构成并具有记忆功能的电路 ，其特点是电路的输出不只决定输入变量，而且与输出的旧态有关。 驱动方程构成框图时序逻辑电路的描述可用三个方程输出方程状态方程（1）输出方程： 表示输出变量与输

2、入变量及触发器输出端初态的关系，即 （2）驱动方程 表示触发器的输入端与输入变量和触发器输出端初态的关系，可写成 （3）状态方程 表示触发器输出端新态与输入变量及触发器初态的关系，实质上是各触发器的特性方程，可写成时序逻辑电路的分类 （1）根据输出和输入的关系米里型 ：输出变量与输入变量有关，即穆尔型：输出变量与输入变量无关，即（2）根据各触发器时钟脉冲的接法同步时序逻辑电路：所有触发器的时钟脉冲接到同一端，故所有触发器的动作是在同一脉冲的作用下。 异步时序逻辑电路：各触发器时钟脉冲不接到同一端，所以它们的翻转不是由同一时钟脉冲的控制。 【例1】如图的逻辑电路为一简单的时序逻辑电路，试写出其输

3、出方程、驱动方程和状态方程。 解：输出方程： 驱动方程： 状态方程： 此时序逻辑电路由于输出变量与输入变量有关，故为米里型时序逻辑电路。 注意：虽然描述时序逻辑电路有三个方程，但仍不清楚电路的逻辑功能。为了得出逻辑电路的实际作用，还需要知道输出端和触发器状态随时钟脉冲和输入变量的变化规律，这可用状态转换表和时序图来描述 5.2 时序逻辑电路的分析 时序逻辑电路的分析就是在给定逻辑电路的基础上，列出电路的输出方程、驱动方程和状态方程，得出状态转换表或时序图，从而分析电路的逻辑功能。其步骤如下： （1）由所给的逻辑电路写出输出方程、驱动方程；（2）根据触发器的特性方程，将驱动方程代入特性方程中，得

4、出状态方程；（3）通过输出方程和状态方程列出触发器输出端初态和次态，并形成状态转换表；（4）通过状态转换表得出电路的逻辑功能；（5）通过状态转换表画出触发器的状态转换图和时序图，判断电路能否自启动。电路自启动就是电路所有状态都能在时钟脉冲作用下自动进入到有效循环中 5.2.1 同步时序逻辑电路的分析 对于同步时序逻辑电路的分析，由于各触发器的时钟脉冲信号接到同一输入端，故分析时先不考虑各触发器的时钟脉冲。 【例2 】同步时序逻辑电路如图所示，试写出电路的输出方程、驱动方程和状态方程，并写出状态转换表。 解：由所给的逻辑电路可得： （1）电路的输出方程为米里型时序逻辑单路 （2）驱动方程为（3）

5、电路的状态方程为 JK触发器的特性方程为 代入（3）根据状态方程，可得到状态转换表 【例3】试分析如图所示的同步时序逻辑电路，写出电路的输出方程、驱动方程和状态方程，并写出状态转换表、画出状态转换图和时序图，判断电路能否自启动。解：（1）输出方程为 （2）驱动方程为 （3）状态方程为（4）状态转换表 由表可以看出，经过8个时钟脉冲后触发器的状态经过一个循环，输出端Y=1，且每个状态都是前一个状态加1，故为此电路为8进制加法计数器，且为穆尔型时序逻辑电路，其中Y为进位输出。逻辑功能分析状态转换表（5）由状态转换表可以得出状态转换图和时序图 状态转换图时序图由状态转换图看出，所有的状态都在这个循环

6、中，故电路可以自启动。 【例4】分析如图所示时序逻辑电路的逻辑功能，写出它的驱动方程、状态方程和输出方程，画出状态转换表、状态转换图 解：（1）驱动方程为（2）状态方程为 （3）输出方程为 （4）状态转换表和状态转换图 状态转换表状态转换图逻辑功能分析： 这是一序列信号发生器，即在输入X序列信号作用下产生另一个序列信号。【例5】时序逻辑电路如图所示，试分析其逻辑功能，并判断电路能否自启动。解：（1）驱动方程为（2）输出方程为 （3）状态方程为 （4）状态转换表和状态转换图 状态转换表 由状态转换图看出，当电路初态为000时，为自循环。电路初态必须预先设定到有效循环的某一个状态，此电路不能自启动

7、。需要重新修改电路，使得任何初态都能进入到有效循环中，这是电路设计的必须步骤。5.2.2 异步时序逻辑电路的分析 由于异步时序逻辑电路的时钟脉冲不是接到同一端，各个触发器的翻转不是同时的，故在分析时，除了遵循同步时序逻辑电路的分析步骤外，还要考虑各触发器的时钟脉冲何时起作用。【例6】电路如图所示，试分析电路的逻辑功能。写出电路的驱动方程、输出方程、状态方程和状态转换表，画出电路的状态转换图和时序图 解：（1）驱动方程为 （2）输出方程为 (3)状态方程为(4)各触发器的时钟脉冲为 (5)状态转换表 状态转换表状态转换图时序图(5)状态转换图和时序图 可以看出此电路为异步五进制加法计数器，且所有

8、的状态都可以进入到这个循环中，可以自启动。 异步时序逻辑电路的结构相对同步时序逻辑电路来讲要简单，但是分析比较复杂，在列电路的状态转换表时，不仅要考虑状态方程，还要注意各触发器的时钟脉冲 5.3 时序逻辑电路的设计5.3.1 同步时序逻辑电路的设计 时序逻辑电路的设计就是在给定逻辑要求的条件下，得出实现要求的时序逻辑电路，并且电路要力求简单，即所用的元器件数量及类型要少，它是电路分析的逆过程 。 同步时序逻辑电路的设计由于时钟脉冲接到同一时钟脉冲输入端，故不需要考虑各触发器的时钟脉冲的接法问题，一般可按下面步骤进行设计: （1）按照所给定的逻辑要求，确定输入变量、输出变量以及电路的状态数目，并

9、画出电路的状态转换图； （2）进行状态化简，得出最简状态转换图； 所谓的状态化简就像组合逻辑函数化简一样，即将在同一输入作用下产生相同输出的两个状态合并成一个状态，这样做会使电路简化 （3）根据简化后的状态转换图确定触发器的数目及类型，并进行状态编码； 若电路的状态数目为n，则所用触发器的数目M为 触发器数目确定后，就要对状态进行编码，即对每一个状态用二进制代码来代替。一般来说，选择二进制编码时，应按照一定的规律，如按二进制编码、8421BCD码、循环码、格雷码等，这样便于记忆。（4）由状态转换图建立新态、次态以及输出变量的卡诺图，并分解成每一个触发器的次态及输出状态的卡诺图，由此得到电路的状

10、态方程和输出方程；（5）根据触发器的特性方程和电路的状态方程得出电路的驱动方程;（6）根据驱动方程画出电路图，并检查电路能否自启动。如果电路不能自启动则回到第4步修改电路的状态方程和驱动方程，直到电路能自启动为止。注意:检查电路自启动可以再第4步中进行。【例7】设计一带有进位输出的5进制同步加法计数器。解：（1）确定输入、输出变量： 根据要求可知，此电路没有输入变量，为穆尔型电路。其输出为进位输出，设为Y。 （2）确定电路状态转换图： 题意要求为五进制，故状态数为5，用Si表示 （3）确定触发器的数目和状态编码 ： 由于状态的数目为M=5，为了满足故取n=3，即要使用3个触发器。状态编码可取3

11、位二进制编码，即由000100余下的三个状态101、110、111可作为无关项。 （4）建立次态卡诺图，并分解为触发器立的次态卡诺图 （5）由卡诺图得到电路状态方程 确定触发器的类型，并将得到的状态方程转换成其特性方程形式，以便得到驱动方程。无关项，去掉（6）电路的输出方程为 （7）由电路状态方程得到电路的驱动方程，即（8）检查电路能否自启动将三个无关状态代入到状态方程 101 、110、111101010110010111000（9）电路的总的状态转换图 电路可以自启动 （10）根据驱动方程和输出方程可画出逻辑电路图 注意：例6和例7都为5进制计数器，但电路结构不同，例6为异步计数器，例7为

12、同步计数器。【例8】试用JK触发器构成一同步时序逻辑电路，实现状态循环100110 111 011 001 000 100，要求电路能够自启动。解：（1）确定电路状态转换图： 由题中所给的状态循环，可得到电路的状态转换图。 （2）确定触发器的数目由电路状态转换图可知，M=6，需满足故需要n=3个JK触发器 。（3）建立次态卡诺图，并分解为触发器立的次态卡诺图 （4）由卡诺图得到电路状态方程 （5）由电路状态方程得到电路的驱动方程，即（6）检查电路能否自启动 将没出现的两个状态010、101代入 状态方程中010和101构成自循环，电路不能自启动。（7）修改电路的状态方程 其方法是原则上可修改任

13、一个触发器的输出端状态方程，但电路的繁简不同。如修改Q1：修改后的驱动方程为修改后电路的状态转换图 可以自启动（8）实现的电路5.3.2 异步时序逻辑电路的设计 在设计异步时序逻辑电路时，除了具有同步时序逻辑电路设计的步骤之外，还要考虑到每个触发器的时钟问题，因为每个触发器的时钟脉冲端不是接到同一个端口。所以在设计时，在选定触发器类型、状态转换图之后，通过控制触发脉冲，强迫触发器进入到希望的状态中，从而实现任意进制计数器。 【例9】利用下降沿JK触发器设计一8421BCD码异步十进制加法计数器，要求有进位输出，并且能够自启动。解：根据8421BCD码 （1）确定电路状态转换图： （2）确定触发

14、器的数目： 由电路状态转换图可知，M=10，且需满足故需要n=4个JK触发器。（3）确定触发器的状态方程和驱动方程： 由状态转换表可知，Q1的状态为计数状态，即故可设其CLK1=CLK，且J1 =K1 =1状态转换表 同理Q3可将Q2作为其时钟脉冲， Q4可将Q3作为其时钟脉冲，即CLK3=Q2， CLK4=Q3。且J3 =K3 =1，J4=K4 =1 。状态转换表 Q2的状态改变是在Q1由1翻转为0时，故可将Q1作为Q2的时钟脉冲，故可设其CLK2=Q1，且J2 =K2 =1。注意：按照上述设定，1001的下一个状态为1010，而8421BCD码的1001下一个状态为0000。 Q2的本应翻

15、转却保持状态不变，而 Q4的状态发生翻转。故要修改这两个触发器的驱动方程。状态转换表 观察状态转换表，Q4的翻转是在Q1由1变为0，故可将Q1作为CLK4。注意：为了使得1001的下一个状态为0000，可通过简化卡诺图求得Q2、Q4的状态方程。 注：Q4Q3Q2为无关项，去掉电路总的状态方程为电路总的驱动方程为（4）电路输出方程为： （5）电路总的状态转换图为： 由此可看，电路是可以自启动的 （6）实现的电路及时序图： 注：异步时序逻辑电路设计复杂，但电路比较简单。5.4 常用时序逻辑电路5.4.1 寄存器 寄存器是能寄存二进制数码的时序逻辑电路。分为 数码寄存器和移位寄存器。其中移位寄存器包

16、括左移寄存器和右移寄存器。1 数码寄存器 数码寄存器是只寄存数码而无移位功能，它可由基本RS触发器构成，也可是由时钟触发器构成的，如RS触发器、D触发器和JK触发器都可以构成寄存器。一个触发器可以寄存1位二进制数码，由n个触发器构成的寄存器就可以存储n位二进制数码 。 如由D触发器构成的4位数码寄存器的原理电路 集成4位D型寄存器74HC173 简介 74HC173由4个D触发器附加一些控制门构成的，输出端为三态门，M、N为其控制端当M、N为高电平时，各输出为高阻态，具有缓冲输出，这样可直接驱动低功耗的TTL电路。 状态转换表功能表状态转换表功能表CLR清零端，高电平有效，即当为为高电平时，所

17、有的输出都为低电平 。数据输入控制端。当它们有一个为高电平且CLR为低电平时，在时钟脉冲CLK的上升沿到来后，输出保持原态，当同时为低电平时，在时钟脉冲CLK的上升沿到来后，输出随输入变化。 2. 移位寄存器（1） 右移寄存器 数据按照脉冲指令向右逐步输入（串行）到寄存器中，取出数据时，并行或串行取出。 四位右移寄存器串行数据输入端 清零复位端 并行数据输入端 串行数据输入端 状态转换表时序图集成右移寄存器有74HC94、74HC96、74HC178/179、74HC199等。其中74HC94为4位右移寄存器，74HC96为5位右移寄存器，它们可以实现数据的并-串或串-并转换。 （2） 左移寄

18、存器 数据按照脉冲指令向左逐步输入（串行）到寄存器中，取出数据时，并行或串行取出。 串行数据输入端 并行数据输入端 串行数据输入端 四位左移寄存器（3）双向移位寄存器 双向移位寄存器是即可以实现数据右移，又可以实现数据左移的寄存器。集成双向移位寄存器 74HC194简介 管脚图逻辑符号功能表清零输入端 ，低电平有效CLK 寄存脉冲，上升沿触发 S1、S0 工作模式控制输入端 SL、SR 串行数据输入端A、B、C、D并行数据输入端QA、QB、QC、QD并行数据输出端控制功能说明为低电平时，QAQBQCQD=0000；为高电平且CLK=0时，输出状态不变； 为高电平且S1S0=11时，在CLK上升

19、沿到来后，QAQBQCQD=ABCD，为并行置数； 为高电平且S1S0=01时，在CLK上升作用下，数据由SR输入，右移入寄存器中，即QAQBQCQD=SRQAQBQC； 为高电平且S1S0=10时，在CLK上升沿作用下，数据由SL输入，左移入寄存器中，即QAQBQCQD=QBQCQDSL； 为高电平且S1S0=00时，在CLK上升作用下，输出保持状态不变；控制功能说明四位双向移位寄存器 74HC194的扩展：可以利用二片74HC194级联成四位双向移位寄存器 四位双向移位寄存器的扩展 双向移位寄存器还可以实现数据的串-并行转换，除此之外它也可以作为分频器、序列信号检测电路环形计数器等。 【例

20、10】试分析如图所示电路的逻辑功能。 解：启动QAQBQCQD=0000S1S0=11同步预置数QAQBQCQD=0111S1S0=01，在CLK作用下，数据右移实现了数据的串-并行转换功能 转换过程的结束信号 【例11】由74HC194构成的分频电路如图所示，画出电路的状态转换表及寄存器的输出端和输出端Y的时序波形，试说明此电路的分频系数是多少？ 解：启动QAQBQCQD=0000S1=0，S0=1，在CLK作用下，数据右移状态转换表由时序图可以看出Y的频率是时钟CLK的，故此电路的分频系数为8。5.4.2 计数器 计数器就是利用触发器的保持和翻转功能计算时钟脉冲数目的时序逻辑电路，它的应用

21、非常广泛，除了计脉冲数目外，还可以做分频器、定时器等 分类根据计算脉冲数目的长度（模长）：二进制计数器、十进制计数器和N进制计数器 触发器是否同步动作：同步计数器和异步计数器 根据脉冲的累加还是递减：加法计数器、减法计数器以及可逆计数器（即可以累加计数又可以递减计数） 1 同步计数器（1） 同步加法计数器a同步二进制加法计数器(以4位同步二进制加法计数器为例，模长为24 =16，最大计数为24-1=15） 模长：n位二进制计数器其模长为2n，最大计数的数值为 2n-1 。状态转换表Q1为计数状态，其他触发器可结成T触发器。Q2是在Q1=0保持原态，Q1=1的下一个状态翻转；Q3的翻转是在Q2Q

22、1=11的下一个状态翻转；Q4的翻转是在Q3Q2Q1=111的下一个状态翻转。驱动方程输出方程（进位输出）为 逻辑电路为 时序图 b. 同步十进制加法计数器 同步十进制加法计数器是在4位二进制加法计数器进行改进的，其模长为10。状态转换表根据同步时序逻辑电路的设计方法，并由JK触发器实现由状态转换表画出触发器次态卡诺图分解得到各触发器次态卡诺图，得到电路的状态方程多余项去掉驱动方程为状态转换图为可以自启动实现的电路为时序图为（2） 同步减法计数器a. 同步二进制减法计数器(以4位同步二进制加法计数器为例)特点：模长为16，按照减1原则计数，输出为借位输出 。状态转换表 根据同步时序逻辑电路的设

23、计方法（也可用观察法）得到同步四位二进制减法计数器的电路。 Q1为计数状态，其他触发器可结成T触发器，Q2是在Q1=1保持原态，Q1=0的下一个状态翻转；Q3的翻转是在Q2Q1=00的下一个状态翻转；Q4的翻转是在Q3Q2Q1=000的下一个状态翻转。驱动方程输出方程（进位输出）为 4位同步二进制减法计数器电路 b. 同步十进制减法计数器 同步十进制减法计数器也可在四位二进制减法计数器的基础上改进，其模长为10。状态转换表根据同步时序逻辑电路的设计方法，并由JK触发器实现由状态转换表画出触发器次态卡诺图分解得到各触发器次态卡诺图，并得到电路的状态方程驱动方程为状态转换图为可以自启动实现的电路为

24、2 异步计数器（1） 异步加法计数器a. 异步二进制加法计数器状态转换表 由表可以看出，若各触发器均为计数状态 Q1的时钟脉冲可外接CLK； Q2是在Q1的下降沿到来后翻转的，故其时钟脉冲可接在Q1上； Q3是在Q2的下降沿到来后翻转的，其时钟脉冲可接在Q2上； Q4是在Q3的下降沿到来后翻转的，其时钟脉冲可接在Q3上。实现的电路为同步四位二进制计数器异步计数器电路简单，但速度慢。b. 异步十进制加法计数器参看例5-9 （2） 异步减法计数器a. 异步二进制减法计数器 由表可以看出，若各触发器均为计数状态 Q1的时钟脉冲可外接CLK； 状态转换表 Q2是在Q1的上升沿到来后翻转的，故其时钟脉冲

25、可接在Q1上； Q3是在Q2的上升沿到来后翻转的，其时钟脉冲可接在Q2上； Q4是在Q3的上升沿到来后翻转的，其时钟脉冲可接在Q3上。实现的电路为b. 异步十进制减法计数器状态转换表 由状态转换表看出，若使输出又0000转到1001，需修改4位异步二进制减法计数器的电路 按照异步电路的设计方法，分别考虑各触发器的时钟脉冲接入问题。 Q1仍为计数状态，其时钟脉冲可外接CLK； Q2的时钟脉冲可接在Q1上，但需修改其驱动方程； 由于由0000翻转为1001，Q2没有上升沿，故Q3不会翻转，因此Q2的时钟仍接到Q3上，J3=K3=1； 由于由0000翻转为1001， Q4 需要由0翻转为1，但Q3此

26、时没有上升沿。但Q4的翻转都是在Q1的上升沿故Q4的时钟可接到Q1，并修改驱动方程。 为了修改Q2、Q4的驱动方程，可画出简化的Q2、Q3、Q4的次态卡诺图 无关项,去掉实现的电路总的电路状态转换图电路可以自启动5.4.3 集成计数器及其应用1. 同步加法计数器（1） 4位同步加法计数器74HC161管脚图逻辑符号功能表说明：异步清零输入端，低电平有效 时钟脉冲输入端，上升沿触发 状态控制输入端，EP=ET=1时，为加法计数 ；当EP=0或ET=0时，保持原态不变；同步预置数输入端，低电平有效。 74HC161的工作时序图与CLK的上升沿配合 同步与CLK无关- 异步 集成4位同步加法器除了7

27、4HC161之外，还有74HC163，它与74HC161不同之处在于清零为同步清零。74HC69为双4位同步加法计数器，内部含有两个模16的同步加法计数器 （2） 同步十进制加法计数器74HC160 74HC160的管脚图、逻辑符号及功能表与74HC161相同，其出状态为00001001，即模长为10，进位输出RCO在1001出现时，为高电平。 74HC160状态转换表74HC160逻辑符号 集成十进制加法计数器除了74HC160外，还有74HC162及双十进制加法计数器74HC490等。74HC162与74HC163相同，都是同步清零和预置数，不同的是模长为10。 【例12】由74HC160

28、构成的电路如图所示，画出其输出端QA、QB、QC、QD及进位输出RCO随时钟脉冲CLK变化波形，并说明进位脉冲RCO和时钟脉冲频率的关系，设初态为0000。 解： 由于EP=ET=1，故为计数状态，输出状态是由0000到1001变化。 输出波形10011000002加/减计数器 加/减计数器即可以进行加法计数，也可以进行减法计数，它也称为可逆计数器，根据时钟脉冲的个数也可分为单脉冲加/减计数器和双脉冲加/减计数器。 （1） 4位同步加/减计数器74HC191和74HC193管脚图逻辑符号功能表异步预置数输入端，低电平有效。 使能控制输入端 ，低电平有效。输入高电平时，禁止计数；有效。 加/减计

29、数控制输入端 。输入高电平时，进行加法计数；输入低电平时进行减法计数。 进位/借位输出。时钟脉冲输入端，上升沿触发。说明：负脉冲输出端 ，当G=0、MAX/MIN=1、且CLK=0时，此端输出一负脉冲，作芯片扩展之用。 74HC193也是常用的4位同步可逆计数器，与74HC191不同之处在它具有异步清零输入端和异步预置数输入端，另外它属于双时钟控制加/减计数。管脚图逻辑符号功能表说明：异步预置数输入端，低电平有效。 异步清零输入端，高电平有效 加法计数的时钟脉冲输入，此时CLKD接高电平减法计数的时钟脉冲输入，此时CLKU接高电平预置数输入端进位和借位输出，在CLK=0时，输出负脉冲A、B、C

30、、DRCO、BCO（2） 同步十进制可逆计数器74HC190、74HC192 74HC190、和74HC193都是十进制可逆计数器，其74HC190的管脚图、功能表与74HC191相同，而74HC192的管脚图、功能表与74HC193相同，只是进制不同，其加法计数的状态为00001001，减法计数为10010000 3 异步计数器（1） 异步4位二进制加法计数器74HC93管脚图逻辑符号功能表说明：异步清零输入端，同时输入高电平时，计数器清零时钟脉冲输入端。通过不同的接法，可构成2进制、4进制、8进制和16进制计数器 （2） 异步十进制加法计数器74HC90/290管脚图逻辑符号功能表说明：异

31、步清零输入端，同时输入高电平时，计数器清零异步置9输入端，同时输入高电平时，计数器输出为1001时钟脉冲输入端。通过不同的接法，可构成2进制、5进制、10进制计数器 5.4.4 任意进制计数器N（N=16或N=10）进制集成计数器 M进制计数器（非16进制和非10进制） 构成 MN：需要多片N进制集成计数器两种情况： MN：需要一片N进制集成计数器多片集成计数器的连接方式串行进位方式并行进位方式1 两片以上N进制集成计数器的连接方式（1）串行进位方式 串行进位方式就是几片集成N进制计数器的时钟脉冲不是接到同一外接时钟端，而是利用进位/借位输出或输出脉冲（74HC191/190）作为高位片的时钟

32、脉冲的输入，使得高位片状态翻转，可构成进制计数器。 利用进位输出构成256进制计数器 利用输出负脉冲构成100进制计数器（2）并行进位方式 并行进位连接方式是将各片的时钟脉冲接到一起，在同一外接时钟脉冲CLK作用下，各片的进位是由低位片的进/借位输出控制高位片的计数控制端。 利用进位输出构成同步100进制计数器2 反馈回零法和反馈预置数法 如利用N进制集成计数器构成M进制计数器，可利用反馈回零法和反馈预置数法实现。（1） 反馈回零法 反馈回零法就是当计数器的状态转换到模长为M时，利用某个状态通过门电路产生清零信号，反馈到芯片的清零端。但注意有的芯片清零端为异步清零，如74HC161、74HC1

33、60等，而有的芯片为同步清零，如74HC163等 。 反馈回零法原理示意图异步清零同步清零暂态注意：初态一定为零态（2）反馈预置数法 此方法是利用集成计数器的预置数端使得计数器跳过N-M个状态，而构成M进制计数器，与反馈回零法不同时反馈预置数法的初态不一定是0态，可以是N进制中的任意一状态 反馈预置数法原理示意图异步预置数暂态同步预置数3 M进制计数器的实现（1） MN 当实现的计数器器模长大于集成计数器的模长时，就要将几片N进制计数器根据串行进位或并行进位方式，连接成大于M的进制计数器，然后按整体反馈回零法或反馈预置数法，构成M进制计数器，其原理如同MN的情况。【例15】试根据反馈回零法和反馈预置数法利用两片74HC161和与非门构成36进制计数器。 首先根据并行进位方式将两片74HC161连接成256进制计数器，再按反馈回零法或反馈预置数法构成36进制计数器。若设初态为00000000，则需将36转换为二进制码，即 解：（36）10 =（00100100）2注意：若利用反馈回零法，则产生回零信号的状态为00100100；若利用反馈预置数法，则产生预置数信号的状态为00100011； 反馈回零法 反馈预置数法0010001000101100 由于36可分解成