时序约束只提供了设计需求课件

1、水煮FPGA传统FPGA设计流程简介 Field Programmable Gate Array 可编程逻辑器件 适合高密度，复杂时序逻辑 供应商：Xilinx、Altera、Actel、Lattice、QuicklogicFPGA?FPGA结构可编程IO可编程逻辑单元LUT（查找表）寄存器布线全局线（低Skew、强驱动）普通互连（长、短）专用进位链内嵌功能单元PLL/DLLRAMDSPSERDESXC3S50 overviewIOBLan (global、short、long)RAM&DSPDCMSwitch boxCLBXC3S50 CLB overviewLUTRegister进位链电路

2、设计功能仿真综合综合后仿真布局布线布局布线后仿真板级仿真（optional）加载配置，在线调试FPGA设计流程FPGA设计平台?XilinxISE 界面简洁的工具接口AlteraQuarters II 高集成度的工具箱MAXPLUS II模型设计数字系统模型设计层次ESLBehavior levelRTL Gate level设计输入SystemC, SystemVerilogHDL原理图 simple网表 IP coreTOPDOWN高性能电路HDL描述1、提升频率算法：并行、乒乓、流水线合理按排数据流结构：源逻辑复制，减少扇出2、减少资源、功耗资源共享，时钟使能功能仿真ToolsModel

3、simVCSNCsimWorking in Test Bench建议在设计中估算并加入延时信息测试目标测试激励测试监控Test Bench综 合将模型映射到现有资源ToolsSynplify Pro for most FPGAXST for xilinx FPGAQuartus for Altera FPGA可综合HDL设计HDL是描述性语言，非设计语言，原则上先有电路后有HDL。可综合的特点：可以直观反应到一个或几个具体的简单电路上if()else mux2always ( posedge clk) begin DFFsendfor() ?ab ?传说中可综合的RTL不一定可综合对应的映射区

4、间限制在FPGA现有的资源内HDL模型优化 我们的目标是，没有不确定性 不要让综合器替你做决定用HDL设计描述你的设计尽量使用厂商所提供的库使用综合约束A+B+C+DorExample综合约束模型优化（speed、area）模型映射自由度设置方式：1、菜单选择 for global2、HDL内嵌入 for special3、约束文件编辑优化目标优化力度FSM选项资源识别Example综合结果观察1、综合报告资源利用率最大设计速率 注意你的Warning2、RTL View/Technology View跟踪、分析关键模块、路径Synplify Pro RTL overviewRTLviewTe

5、chnologyviewCritical pathNet/port/inst综合后仿真目的：验证综合后的实际功能与模型所描述功能的一致性添加器件延时信息，初步验证时序（optional）实 现流程布局单元放置物理综合（optional）布线单元连接单元重放置组合逻辑优化（复制，交换）时序逻辑优化（复制，平衡）布局后仿真约束唯一人为干预实现过程的接口决定实现效果好坏的主要因素约束不会提升设计的最佳性能，同综合一样，它只增加实现过程的可控性，结果的唯一性PIN分配管脚、电压标准驱动能力、速度输入延迟端接阻抗TimingArea附加约束Area Constraint绝对位置 触发器 LUT RAM/

6、DSP（primitive）绝对区域 模块 group of primitive相对位置 触发器 LUT RAM/DSP （primitive）相对区域 模块指定布线 net区域约束Map结果模块列表Floorplanner overview！区域约束主要目的是关联耦合逻辑，减少后续布线压力；其次是加大资源利用率。 ！靠的近信号延迟不一定就小，信号线上延迟主要来自线与线之间的转接（如LUT，switch-box）。由于FPGA内部连接的结构是横纵两向的，斜向的连接延迟会大于横纵方向上最大跨度连接。所以，在做位置约束时尽量避免斜向；而区域约束要松，如果没有资源上的顾虑，约束面积建议为所需的3倍以

7、上。！对时序的改善贡献很小，紧的约束甚至有恶化时序的可能。Timing Constraint端口输入输出约束 IO端口时钟约束单时钟域约束 同步器件多时钟域约束 关联时钟组Skew约束 同源时钟线延迟约束 netTIG all设计的最高速度已经由设计的构造和器件的性能决定，时序约束只提供了设计需求，明确了设计内部各单元哪些需要被优待，哪些可以随意。所以，没必要在时序上加上很紧的约束，跟自己的电脑过不去，还浪费青春，浪费电。适可而止才是正道。布局布线后验证&仿真时序分析动态时序分析需要测试向量效率低覆盖率不能保证静态时序分析不需要外部测试激励效率高全覆盖精确度不高STA时序模型TPmin =Tcko +Tdelay +Tsetup -TskewTcko + Tdelay - Tskew TholdSlack = Tp - Tpmin！尽量保证实现结果留有一定的余量Xilinx STA tool overview后仿仿真模型时序标注.sdf文件提供三种延时值，最大、典型、最小打印信息 $setup, $hold, $recovery# * Error:/path/to/xilinx/verilog/src/simprims/X_RAMD16.v(96):$setup(negedge WE:29138 ps, posedge