云计算硬件平台测试方案白皮书

1、 PAGE Page Page 云计算硬件平台测试方案白皮书目录 TOC o 1-3 h z u HYPERLINK l _Toc502147682 1.前言 PAGEREF _Toc502147682 h 7 HYPERLINK l _Toc502147683 2.PCI-E 3.0简介及信号和协议测试方法 PAGEREF _Toc502147683 h 8 HYPERLINK l _Toc502147684 1.1.PCI-E 3.0 简介 PAGEREF _Toc502147684 h 8 HYPERLINK l _Toc502147685 1.2.PCI-E 3.0 发送及接收端的变化

2、 PAGEREF _Toc502147685 h 9 HYPERLINK l _Toc502147686 1.3.PCI-E 3.0 发送端信号质量测试 PAGEREF _Toc502147686 h 12 HYPERLINK l _Toc502147687 1.4.PCI-E 3.0 接收端容限测试 PAGEREF _Toc502147687 h 18 HYPERLINK l _Toc502147688 1.5.PCI-E 3.0 的协议分析 PAGEREF _Toc502147688 h 22 HYPERLINK l _Toc502147689 1.6.PCI-E 3.0 的协议一致性和可

3、靠性测试 PAGEREF _Toc502147689 h 26 HYPERLINK l _Toc502147690 3.SATA信号和协议测试方法 PAGEREF _Toc502147690 h 29 HYPERLINK l _Toc502147691 1.7.SATA 总线简介 PAGEREF _Toc502147691 h 29 HYPERLINK l _Toc502147692 1.8.SATA 发送信号质量测试 PAGEREF _Toc502147692 h 31 HYPERLINK l _Toc502147693 1.9.SATA 接收容限测试 PAGEREF _Toc5021476

4、93 h 38 HYPERLINK l _Toc502147694 1.10.SATA-Express的测试 PAGEREF _Toc502147694 h 40 HYPERLINK l _Toc502147695 4.SAS 12G总线测试建议书 PAGEREF _Toc502147695 h 42 HYPERLINK l _Toc502147696 1.11.SAS总线概述 PAGEREF _Toc502147696 h 42 HYPERLINK l _Toc502147697 1.12.SAS的测试项目和测试码型 PAGEREF _Toc502147697 h 43 HYPERLINK

5、l _Toc502147698 1.13.SAS发送端信号质量测试 PAGEREF _Toc502147698 h 47 HYPERLINK l _Toc502147699 1.14.SAS接收机抖动容限测试 PAGEREF _Toc502147699 h 50 HYPERLINK l _Toc502147700 1.15.SAS互连阻抗及回波损耗测试方案 PAGEREF _Toc502147700 h 52 HYPERLINK l _Toc502147701 1.16.SAS总体测试方案 PAGEREF _Toc502147701 h 53 HYPERLINK l _Toc502147702

6、 5.DDR3/4信号和协议测试 PAGEREF _Toc502147702 h 55 HYPERLINK l _Toc502147703 1.17.DDR 简介 PAGEREF _Toc502147703 h 55 HYPERLINK l _Toc502147704 1.18.DDR信号的仿真验证 PAGEREF _Toc502147704 h 56 HYPERLINK l _Toc502147705 1.19.DDR 信号的读写分离 PAGEREF _Toc502147705 h 57 HYPERLINK l _Toc502147706 1.20.DDR 的信号探测技术 PAGEREF _

7、Toc502147706 h 64 HYPERLINK l _Toc502147707 1.21.DDR 的信号测试 PAGEREF _Toc502147707 h 66 HYPERLINK l _Toc502147708 1.22.DDR 的协议测试 PAGEREF _Toc502147708 h 69 HYPERLINK l _Toc502147709 6.10G以太网简介及信号测试方法 PAGEREF _Toc502147709 h 74 HYPERLINK l _Toc502147710 1.23.以太网技术简介 PAGEREF _Toc502147710 h 74 HYPERLINK

8、 l _Toc502147711 1.24.10GBASE-T/MGBase-T的测试 PAGEREF _Toc502147711 h 75 HYPERLINK l _Toc502147712 1.25.XAUI和10GBASE-CX4测试方法 PAGEREF _Toc502147712 h 83 HYPERLINK l _Toc502147713 1.26.SFP+/10GBase-KR接口及测试方法 PAGEREF _Toc502147713 h 85 HYPERLINK l _Toc502147714 7.100G背板性能的验证 PAGEREF _Toc502147714 h 90 HY

9、PERLINK l _Toc502147715 1.27.高速背板的演进 PAGEREF _Toc502147715 h 90 HYPERLINK l _Toc502147716 1.28.100G背板的测试项目 PAGEREF _Toc502147716 h 93 HYPERLINK l _Toc502147717 1.29.背板的插入损耗、回波损耗、阻抗、串扰的测试 PAGEREF _Toc502147717 h 94 HYPERLINK l _Toc502147718 1.30.背板传输眼图和误码率测试 PAGEREF _Toc502147718 h 100 HYPERLINK l _T

10、oc502147719 1.31.发送端信号质量的测试 PAGEREF _Toc502147719 h 104 HYPERLINK l _Toc502147720 1.32.100G背板测试方案总结 PAGEREF _Toc502147720 h 107 HYPERLINK l _Toc502147721 8.CEI 28G-VSR电接口测试解决方案 PAGEREF _Toc502147721 h 109 HYPERLINK l _Toc502147722 1.33.CEI测试背景和需求 PAGEREF _Toc502147722 h 109 HYPERLINK l _Toc502147723

11、 1.34.测试点及测试夹具要求 PAGEREF _Toc502147723 h 111 HYPERLINK l _Toc502147724 1.35.输出端信号质量测试原理 PAGEREF _Toc502147724 h 113 HYPERLINK l _Toc502147725 1.36.基于86100D的输出端信号质量测试方案 PAGEREF _Toc502147725 h 117 HYPERLINK l _Toc502147726 1.37.输入端压力容限测试原理 PAGEREF _Toc502147726 h 124 HYPERLINK l _Toc502147727 1.38.基于

12、M8020A误码仪的接收端压力容限测试方案 PAGEREF _Toc502147727 h 125 HYPERLINK l _Toc502147728 9.100G光收发模块测试方案 PAGEREF _Toc502147728 h 129 HYPERLINK l _Toc502147729 1.39.100G光收发模块的测试挑战 PAGEREF _Toc502147729 h 129 HYPERLINK l _Toc502147730 1.40.发送端信号质量及并行眼图测试 PAGEREF _Toc502147730 h 133 HYPERLINK l _Toc502147731 1.41.阻

13、抗及S参数测试 PAGEREF _Toc502147731 h 138 HYPERLINK l _Toc502147732 1.42.误码及串扰测试方案 PAGEREF _Toc502147732 h 142 HYPERLINK l _Toc502147733 1.43.压力眼及抖动容限测试 PAGEREF _Toc502147733 h 145 HYPERLINK l _Toc502147734 1.44.相关仪表的特点 PAGEREF _Toc502147734 h 148 HYPERLINK l _Toc502147735 10.Infiniband FDR有源光缆串扰测试 PAGERE

14、F _Toc502147735 h 154 HYPERLINK l _Toc502147736 1.45.有源光缆测试点及指标参数 PAGEREF _Toc502147736 h 155 HYPERLINK l _Toc502147737 1.46.测试设备要求 PAGEREF _Toc502147737 h 156 HYPERLINK l _Toc502147738 1.47.测试夹具要求 PAGEREF _Toc502147738 h 158 HYPERLINK l _Toc502147739 1.48.测试解决方案及主要仪表 PAGEREF _Toc502147739 h 159 HYP

15、ERLINK l _Toc502147740 附录 1. 56G-IB-FDR有源光缆输入信号指标 PAGEREF _Toc502147740 h 163 HYPERLINK l _Toc502147741 附录 2. 56G-IB-FDR有源光缆输出信号指标 PAGEREF _Toc502147741 h 164 HYPERLINK l _Toc502147742 11.100G+相干光通信测试方案 PAGEREF _Toc502147742 h 165 HYPERLINK l _Toc502147743 1.49.相干通信市场及背景 PAGEREF _Toc502147743 h 165

16、HYPERLINK l _Toc502147744 1.50.相干光通信测试方案组成 PAGEREF _Toc502147744 h 168 HYPERLINK l _Toc502147745 1.51.光调制分析仪 PAGEREF _Toc502147745 h 169 HYPERLINK l _Toc502147746 1.52.M8195A任意波发生器 PAGEREF _Toc502147746 h 176 HYPERLINK l _Toc502147747 1.53.辅助仪表 PAGEREF _Toc502147747 h 181 HYPERLINK l _Toc502147748 1

17、2.无源光器件测试平台 PAGEREF _Toc502147748 h 182 HYPERLINK l _Toc502147749 1.54.测试平台组成 PAGEREF _Toc502147749 h 182 HYPERLINK l _Toc502147750 1.55.平台各仪表功能介绍 PAGEREF _Toc502147750 h 183 HYPERLINK l _Toc502147751 1.56.测试平台各仪表主要参数 PAGEREF _Toc502147751 h 185 HYPERLINK l _Toc502147752 13.4G基站CPRI接口时延抖动测试方法 PAGERE

18、F _Toc502147752 h 188 HYPERLINK l _Toc502147753 1.57.4G时代基站组网方式的变化 PAGEREF _Toc502147753 h 188 HYPERLINK l _Toc502147754 1.58.CPRI接口时延抖动的测试方法研究 PAGEREF _Toc502147754 h 189 HYPERLINK l _Toc502147755 1.59.测试组网 PAGEREF _Toc502147755 h 191 HYPERLINK l _Toc502147756 1.60.时延测试步骤 PAGEREF _Toc502147756 h 19

19、3 HYPERLINK l _Toc502147757 1.61.抖动测试步骤 PAGEREF _Toc502147757 h 196 HYPERLINK l _Toc502147758 1.62.测试结果分析 PAGEREF _Toc502147758 h 198 HYPERLINK l _Toc502147759 1.63.测试方案优缺点分析 PAGEREF _Toc502147759 h 200 HYPERLINK l _Toc502147760 14.高速电路电源完整性测试方案 PAGEREF _Toc502147760 h 201 HYPERLINK l _Toc502147761

20、1.64.电源完整性测试的必要性 PAGEREF _Toc502147761 h 201 HYPERLINK l _Toc502147762 1.65.电源完整性软件仿真分析 PAGEREF _Toc502147762 h 202 HYPERLINK l _Toc502147763 1.66.DC-DC电源模块输出阻抗测试 PAGEREF _Toc502147763 h 204 HYPERLINK l _Toc502147764 1.67.电源分配网络PDN阻抗测试 PAGEREF _Toc502147764 h 206 HYPERLINK l _Toc502147765 1.68.DC-DC

21、电源模块反馈环路的特征测试 PAGEREF _Toc502147765 h 210 HYPERLINK l _Toc502147766 1.69.精确电源纹波与开关噪声测试 PAGEREF _Toc502147766 h 215 HYPERLINK l _Toc502147767 1.70.开关电源性能及功率的测试分析 PAGEREF _Toc502147767 h 221 HYPERLINK l _Toc502147768 1.71.电源系统抗干扰能力的测试 PAGEREF _Toc502147768 h 224前言随着云计算时代的到来和4G移动通信的推进，海量的数据被产生出来并需要进行高速

22、的传输，这给服务器、通信、基站厂商都面临巨大的挑战。为了支持分布式计算需要的更快的数据处理能力和更高的数据交换速度，路由器、交换机、基站、传输网的数据交换能力需要得到百倍以上的倍增，因此开始大量采用10G、40G的数据接口进行数据交互，而100G甚至400G的传输接口也开始出现。这些高速接口的设计、测试和验证需要非常多的资金投入，给从事相关设备的开发、设计、测试人员带来极大的挑战，兼容性问题和验证需求爆发式增长。本测试文集整理自是德科技工程师撰写的应用文章，主要侧重于目前热门的高速数字及光接口的技术发展及具体测试方案，供从事相关领域研发和测试的工程技术人员做参考和借鉴。由于技术标准和测试仪器更

23、新很快，本文只能就目前相关领域的最新技术做跟踪和论述，未来随着技术的发展，文中所提到的技术和测试方案有可能会随之变化，会在未来版本中做相应更新。PCI-E 3.0简介及信号和协议测试方法PCI-E标准自从推出以来，1代和2代标准已经在PC和Server上逐渐普及，用于满足高速显卡、高速存储设备对于高速数据传输的要求。出于支持更高总线数据吞吐率的目的，PCI-SIG组织在2010年制定了PCI-E 3.0，即PCI-E 3代的规范，数据速率达到8Gbps。目前，PCI-E 3.0已经出现在一些高端的Server上，而在普通PC上的应用也是指日可待。那么PCI-E 3.0总线究竟有什么特点？对于其

24、测试有什么特殊的地方呢？我们这里就来探讨一下。PCI-E 3.0 简介制定PCI-E 3代规范的目的主要是要在现有的廉价的FR4板材和接插件的基础上提供比PCI-E 2代高一倍的有效数据传输速率，同时保持和原有1代、2代设备的兼容。别看这是个简单的目的，但实现起来可不容易。我们知道，PCI-E 2代在每对差分线上的数据传输速率是5Gbps，相对于1代数据速率的两倍；而PCI-E 3代要相对于2代把速率也提高一倍，理所当然的是把数据传输速率提高到10Gbps。但是就是这个10Gbps带来了很大的问题，因为PC和Server上出于成本的考虑，普遍使用便宜的FR4的PCB板材以及廉价的接插件，如果不

25、更换板材和接插件，很难保证10Gbps的信号还能在原来的信号路径上可靠地传输很远的距离（典型距离是1530cm）。因此PCI-SIG最终决定把PCI-E 3代的数据传输速率定在8Gbps。但是8Gbps比着2代的5Gbps并没有高一倍，所以PCI-E协会决定在3代标准中把在1代和2代中使用的8b/10b编码去掉。我们知道，在PCI-E 1代和2代中为了保证数据的传输密度、直流平衡以及内嵌时钟的目的，会把8bit数据会编码成10bit数据传输。因此，5Gbps的实际有效数据传输速率是5Gbps8b/10b4Gbps。这样，如果在PCI-E 3代中如果不使用8b/10b编码，其有效数据传输速率就能

26、比 2代的4Gbps提高1倍。但是这样问题又来了，数据如果不经编码传输很难保证数据传输密度和直流平衡，接收端的时钟恢复电路也很容易失锁。为了解决这个问题，PCI-E 3代里面采用了扰码的方法，即数据传输前先和一个多项式进行异或，这样传输链路上的数据就看起来就比较有随机性，到了接收端再用相同的多项式把数据恢复出来。通过上述方法，PCI-E 3代就可以用8Gbps的传输速率实现比2代的5Gbps高1倍的数据传输速率。实际应用中PCI-E 3代的总线上也仍然有数据编码，不过采用的是128b/130b的编码，编码效率很高，由此损失的总线有效带宽比8b/10b编码小多了。PCI-E 3.0 发送及接收端

27、的变化但是问题远没有结束，即使数据速率只有8Gbps，要在原有的廉价PCB和接插件上实现可靠传输也还要解决一些新的问题。其中最大的问题是信号的损耗，FR4板材对信号高频成分有很大衰减，而信号速率越高，其高频成分越多，所以衰减也就更厉害。下图是不同速率的信号经过10英寸的FR4板材的PCB传输以后信号的眼图，我们可以看到8Gbps的信号在接收端基本上看不到眼图了，更不要说进行有效的数据接收。为了解决这个问题，在PCI-E的1代和2代中使用了去加重（De-emphasis）技术，即信号的发射端（TX）在发送信号时对跳变bit（代表信号中的高频成分）加大幅度发送，这样可以部分补偿一下传输线路对高频成

28、分的衰减，从而得到比较好的眼图。PCI-E 1代中采用了-3.5db的去加重，PCI-E 2代中采用了-3.5db和-6db的去加重。而对于3代来说，由于信号速率更高，需要采用更加复杂的去加重技术，因此除了跳变bit比非跳变bit幅度增大发送以外，在跳变bit的前1个bit也要增大幅度发送，这个增大的幅度通常叫做Preshoot。下图是PCI-E 3代中采用的预加重技术对波形的影响的例子（参考资料：PCI Express Base Specification 3.0 ）。为了应对复杂的链路环境，PCI-E 3代中规定了共11种不同的Preshoot和De-emphasis的组合，每种组合叫做一

29、个Preset，实际应用中Tx和Rx端可以在Link Training阶段根据接收端收到的信号质量协商出一个最优的Preset值。下图是11种Preset的组合（参考资料：PCI Express Base Specification 3.0）。比如P4代表没有任何预加重，P7代表最厉害的预加重。那做了这些工作就够了吗？经过实验发现，仅仅在发送端对信号高频进行补偿还是不够，于是PCI-E 3代标准中又规定在接收端（RX端）还要对信号做均衡（Equalization），从而对线路的损耗进行进一步的补偿。均衡电路的实现难度较大，以前主要用在通信设备的背板或长电缆传输的场合，现在也逐渐开始在计算机领域

30、应用，比如USB3.0中和SATA 6G中也采用了均衡技术。下图是PCI-E 3.0里对均衡器的频响特性的要求。我们可以看到均衡器的强弱也有很多档可选，在Link Training阶段TX和RX端会协商出一个最佳的组合（参考资料：PCI Express Base Specification 3.0）。经过各种信号处理技术的结合以及大量的实验，PCI-E 3.0总算初步实现了在现有的FR4板材和接插件的基础上提供比PCI-E 2代高一倍的有效数据传输速率。但我们同时也看到，PCI-E 3代的芯片会变得更加复杂，系统设计的难度也也更大。如何保证PCI-E 3代总线工作的可靠性和很好的兼容性，就成为

31、设计和测试人员面临的严峻挑战。PCI-E 3.0 发送端信号质量测试对于发送端的测试，主要是用宽带示波器捕获其发出的信号并验证其信号质量满足规范要求。按照目前目前规范中的要求，PCI-E 3.0的一致性测试需要至少13GHz带宽的示波器，并配合上相应的测试夹具和测试软件。之所以PCI-E 3.0测试需要的示波器带宽相对于PCI-E 2.0来说变化不大，是因为信号的上升时间基本没变，不过如果是出于调试的目的，一般建议最好使用16GHz或以上带宽的示波器进行测试。由于PCI-E 3代的信号经过传输以后信号幅度都已经衰减得很小（典型值是100mV左右），为了保证足够的测量精度，除了示波器的带宽要足够

32、以外，还需要示波器有很低的底噪声才能保证测量的准确性和测量重复性。比如Keysight公司的高端的V或者Z系列示波器都可以用于PCI-E 3.0这样的高速信号的测试中。以V系列示波器来说，其带宽选择可从8GHz33GHz，最高采样率80G/s，具有业内最低的底噪声和本底抖动。同时V系列示波器还可以选配高达20G/s的数字通道用于DDR3/4等总线的调试，或者选配高达160bit长度、12.5Gbps数据速率的硬件串行触发及误码检测功能，这是市面上唯一能对PCIE3.0 的128b/130b编码数据进行硬件触发和调试的示波器。在PCIE3.0的测试中，首先使用PCI-E协会提供的PCI-E 3代

33、的夹具把被测信号引出（PCI-E 3代的夹具和PCI-E 2代一样分为CBB板和CLB板，CBB板用于插卡的测试，CLB板用于主板的测试），然后通过测试夹具上的切换开关控制DUT输出PCI-E 3代的一致性测试码型。在切换板上的按键开关时，正常的PCI-E 3代的被测件依次会输出2.5Gbps、5Gbps -3dB、5Gbps -6dB、8Gbps P0、8Gbps P1、8Gbps P2、8Gbps P3、8Gbps P4、8Gbps P5、8Gbps P6、8Gbps P7、8Gbps P8、8Gbps P9、8Gbps P10的码型。需要注意的一点是由于PCI-E 3代信号如前所述共有1

34、1种Preset值，测试过程中应明确当前测试的是哪一种Preset值，做信号质量测试常用的有Preset7、Preset8、Preset1、Preset0等。下图是PCI-E 3代的CBB板及一致性测试码型。另外，由于PCI-E 3代的标准里在接收芯片侧使用了信号均衡技术，而且均衡器对于最终信号质量的改善影响很大。为了把传输通道对信号的恶化以及均衡器对信号的改善效果都考虑进去，PCI-E 3代的测试里很重要的一点是其发送端眼图、抖动等测试的参考点是在接收端。也就是说，即使我们是在发送端进行测试，在进行眼图、抖动等测试时也不是直接测试发送端的波形，而是需要把传输通道对信号的恶化的影响以及均衡器对

35、信号的改善影响都考虑进去。下图比较直观地显示出了在不同位置信号质量的情况。为了模拟出传输通道和芯片封装对信号的影响，测试中需要做传输通道参数的嵌入操作，即Embed。这个传输通道的模型是PCI-E协会以S参数文件的形式提供的，测试过程中需要示波器能把这个S参数文件的影响加到被测波形上。同时，测试过程中示波器是用两个通道分别连接信号的正负端，要得到最后的差分波形需要示波器对两个通道的波形做相减运算。如果波形相减和S参数嵌入的工作都由示波器软件计算，会大大影响测试速度，因此有些公司的高端示波器内部会有硬件的通道相减及S参数运算功能，可以大大提高测试的速度和效率。对测试数据做分析的方法有2种：一种是

36、使用PCI-SIG提供的Sigtest软件做手动分析，一种是使用示波器厂商提供的自动测试软件。Sigtest软件是的算法由PCI-SIG免费提供，可以进行信号的眼图、模板、抖动的测试，但是需要用户手动捕获数据进行后分析，对于不熟练的测试人员容易可能由于设置不对造成测试结果的不一致，而且其测试项目有限，没有覆盖全部的信号要求。所以针对PCI-E 3.0的测试有些示波器厂商还提供了相应的自动化测试软件，比如Keysight公司的N5393D自动化测试软件。这个软件以图形化的界面指导用户完成设置、 连接和测试过程，除了可以自动进行示波器测量参数设置以及自动生成报告外，还提供了Swing、Preset

37、、Common Mode等更多测试项目以，提高了测试的效率和可重复性。除此以外，这个软件在测试过程中还会对被测件发出的码型和速率进行检查，以确认测试使用的是规范要求的正确码型。另外，很重要的一点是，在N5393D软件里，使用的是和SigTest软件完全一样的分析算法，从而可以保证分析结果和SigTest软件的一致性。下图是N5393D软件的设置界面。因此，简单来说，对于以前从事PCI-E 2.0的测试人员来说，进行PCI-E 3.0的测试除了需要重新购置PCI-E3.0的测试夹具CLB3和CBB3以外（其实原有的CLB2和CBB2等针对PCI-E2.0测试的夹具勉强也仍然可以用于PCI-E3.

38、0的发送信号测试中），PCI-E 3.0的信号测试相对于PCI-E 2.0来说硬件设备的变化不大，基本使用13GHz或16GHz带宽的示波器就可以，但是测试软件对于测试数据的处理变得更加复杂了。数据分析时除了要嵌入传输通道和芯片封装的线路模型以外，还要把均衡器对信号的改善也考虑进去，好在无论是PCI-E协会提供的免费的Sigtest软件还是Keysight公司的N5393D自动测试软件都可以为PCI-E3.0的测试提供很好的帮助。此外，由于PCI-E总线上要测试的数据Lane的数量很多，虽然测试项目可以由软件自动完成，但是连接还是需要人工进行，因此每测试完一对差分线就需要测试人员来更改一下连接

39、，非常麻烦。为了提高测试效率，可以把示波器配合相应的微波开关矩阵使用，微波开关矩阵可以在自动测试软件的控制下根据需要进行信号的切换。这样测试人员只需要一次把所有的被测信号都连接到开关矩阵上，然后运行测试软件就可以了。下图是在PCI-E的测试中配合开关矩阵使用的情况。PCI-E 3.0 接收端容限测试在PCI-E 1.0和2.0的时代，接收端测试不是必须的，通常只要保证发送端的信号质量基本就能保证系统的正常工作。但是对于PCI-E 3.0来说，由于速率更高，发送端发出的信号经过长线传输后信号质量总是不会太好，所以接收端使用了复杂的均衡技术来提升接收端的接收能力。由于接收端更加复杂而且其均衡的有效

40、性会显著影响链路传输的可靠性，因此在PCI-E 3.0时代，接收端的测试变成了必测的项目。Keysight的M8020A是高性能的串行误码仪，其单路可以产生16.2Gbps的高速数据流，固有抖动只有300fs（RMS）,同时其内部集成时钟恢复电路、预加重模块、噪声注入、参考时钟倍频、信号均衡电路等，非常适合PCIE3.0接收测试这种速率高同时对信号质量又有很好要求的场合。除此以外，M8020A支持到16.2Gbps信号的8阶的预加重，可以充分满足未来PCIE4.0的接收测试的要求。下图是用 M8020A进行PCI-E 3.0接收测试一个示意图。所谓接收端测试，就是要验证接收端对于恶劣信号的容忍

41、能力。这就涉及到两个问题，一个是这个恶劣信号怎么定义，另一个是怎么判断被测系统能够容忍这样的恶劣信号。首先来看一下这个恶劣信号的定义，这不是一个随便的差信号就可以，这个信号的恶劣程度有精确定义才能保证测量的重复性。这个恶劣信号通常叫做Stress Eye，即压力眼图，实际上是借鉴了光通信里的叫法。这个Stress Eye实际上是用高性能的误码仪先产生一个纯净的带预加重和Preshoot的8Gbps的信号，然后在这个信号上叠加上精确控制的随机抖动（RJ）、周期抖动（SJ）、差模和共模噪声以及码间干扰（ISI）。为了确定每个成分的大小都符合规范的要求，所以测试之前需要先用示波器对误码仪输出的信号进

42、行校准，确定产生的是规范要求的Stress Eye。其中信号的RJ、SJ、共模噪声等都可以由误码仪产生，而ISI抖动是由PCI-E协会提供的CLB3或CBB3夹具产生，其夹具上会模拟典型的主板或者插卡的PCB走线对信号的影响。为了方便接收测试，CLB3和CBB3夹具相对于前一代夹具做了一些电路的改动，主要是考虑了接收测试的情况。比如为了切换测试码型，在PCI-E 2.0的CLB2夹具上，从主板发过来的RefClk是直接环回到主板的Lane0的接收端，不能断开；而在PCI-E3.0的CLB3的夹具上，由于要考虑到可能还会对主板Lane0的接收端进行测试，因此这个连接是通过SMP的跳线完成的。另外

43、在CBB3的夹具上，增加了专门的Riser板以模拟服务器等应用场合的走线对信号的影响。下图是对PCI-E 3.0的主板进行测试前进行Stress Eye校准的一个连接图。要精确产生PCI-E3.0要求的压力眼图需要调整很多参数，比如需要调整输出信号的幅度、预加重、差模噪声、随机抖动、周期抖动等以满足眼高、眼宽和抖动的要求。而且各个调整参数之间也会相互制约，比如调整信号的幅度时除了会影响眼高也会影响到眼宽，因此各个参数的调整需要反复进行以得到一个最优化的组合。校准中会调PCI-SIG的Sigtest软件对信号进行通道模型嵌入和均衡，并计算最后的眼高和眼宽。如果没有达到要求，会在误码仪中进一步调整

44、注入的随机抖动和差模噪声的大小，直到眼高和眼宽达到以下参数要求。校准时，信号的参数分析和调整需要反复进行，人工操作非常耗时耗力。为了解决这个问题，Keysight公司在业内最早推出了N5990A的针对PCI-E3.0接收容限的自动测试软件，这个软件可以提供设置和连接向导、控制误码仪和示波器完成自动校准、发出训练码型把被测件设置成环回状态并自动进行环回回来数据的误码率统计。设置被测件进入环回模式有两种方式，一种是借助于误码仪本身的Training序列，另一种是借助于芯片厂商提供的工具（比如Intel公司的ITP工具）。传统的误码仪不具有对于PCIE协议理解的功能，只能盲发训练序列，缺点是没有经过

45、正常的预加重和均衡的协商，这就可能造成不能把被测件设置成正确的状态。而很多新的CPU平台要求误码仪和被测件进行有效的预加重和均衡的沟通，然后再进行环回，这就要求误码仪能够识别对端返回的训练序列并做相应的调整。M8020A平台集成了Link协商的功能，能够真正和被测件进行训练序列的沟通，可以有效地把被测件设置成正确的环回状态。当被测件进入环回模式并且误码仪发出压力眼图的信号后，被测系统会把其从RX端收到的数据再通过TX端发送出来送回误码仪，误码仪通过比较误码来判断数据是否被正确接收，测试通过的标准是要求误码率小于1E-12。PCI-E 3.0 的协议分析完成信号质量的测试仅仅是保证了PCI-E物

46、理层的可靠工作，整个系统的可靠工作还离不开上层协议的支持。由于PCI-E 3.0是全新的标准，为了帮助用户更进一步分析和定位由于上层协议造成的问题，还需要用到相应的协议分析仪。下图是Keysight公司的PCI-E 3.0协议分析仪U4301B，它是一块采用了AXIe架构的插卡，可以插在AXIe的机箱里，通过探头来捕获高速的PCI-E 3.0信号，并通过外部或内部PC控制显示协议分析的结果。AXIe是Keysight最新推出的高速模块化仪器的架构，除了能给高性能的模块提供稳定可靠的机箱环境以外，还提供了背板的高速数据交换能力，主要用于需要大量数据处理的高性能板卡。除了PCI-E3.0的协议分析

47、仪以外，Keysight在这个平台上还推出了业内最高性能的U4154B高速逻辑分析仪模块（可以用于DDR4的协议测试，支持高达4Gb/s的数据速率）、M8195A高性能任意波发生器（4通道65G/s采样率）、MIPI D-PHY/M-PHY协议分析仪等。因此用户在这个统一的平台上可以完成未来的很多高速总线的测试任务。一块U4301B插卡可以支持到X8双向的PCI-E 3.0/2.0/1.0的协议测试，两块卡可以支持X16的测试并提供到16GB的存储深度。为了支持复杂问题的分析和定位，U4301B还支持多达4级的触发序列并预先定了多种错误触发条件，可以帮助用户快速发现总线上的错误。除了捕获PCI

48、E数据包进行解析以外，Keysight的U4301A协议分析仪还提供了强大的数据后分析和性能统计功能，可以帮助使用者更简单直观地发现协议中的错误。下图是进行传输层数据解码的窗口。下图是进行LTSSM分析的例子，对每一个状态机的子状态都有指示和统计。下图是对总线性能统计分析的例子，可以帮助用户更直观了解总线吞吐率、利用率、读写速率等信息以及随时间的变化曲线，这都是Keysight的协议分析仪独有的功能。要针对高速的PCI-E 3.0信号做正确的协议分析，可靠的探头连接必不可少。由于PCI-E 3.0的信号经过PCB传输后信号质量恶化很大，因此PCI-E 3.0的接收芯片内部有均衡电路来保证信号的

49、可靠接收。而对于协议分析仪的探头来说也存在同样的问题，即如果不做均衡可能就无法可靠捕获总线上的信号。因此针对PCI-E3.0的协议测试，还需要带均衡功能的探头，下图分别是针对计算机应用和嵌入式应用提供的两种探头。此外，由于固态硬盘的应用越来越广泛，所以U4301B还提供了针对M.2和SFF-8639接口的转接器探头，可以直接插入到相应的连接器上进行固态盘传输数据的协议分析。下图是M.2的转接器探头PCI-E 3.0 的协议一致性和可靠性测试很多时候仅仅被动地做总线上的协议捕获和分析并不能全面验证系统在各种未知条件下可能出现的问题，因为实际的测试环境能够模拟出来的条件都是有限的。为了进行更全面的

50、测试，还可以使用相应的协议训练器。所谓训练器，就是可以人为设定要发送的PCI-E数据包的内容来主动和被测件进行协议交互以更全面验证系统功能的仪器。比如Keysight 公司的U4305A训练器设计成一个PCI-E3.0的插卡类型，通过USB接口用外部PC进行控制，可以直接插在主板的PCI-E插槽上进行主板测试，也可以通过测试背板进行PCI-E插卡的测试。U4305A训练器可以配置成PTC，这是PCIE协会官方认可的协议一致性测试卡，可以快速与被测件交互并自动生成相应的测试报告。U4305A还集成了LTSSM的自动测试功能，可以快速发现系统在链路协商中的问题。下图是快速进行链路协商测试的例子。很

51、多时候仅仅被动地做总线上的协议捕获和分析并不能全面验证系统在各种未知条件下可能出现的问题，因为实际的测试环境能够模拟出来的条件都是有限的。为了进行更全面的测试，Keysight提供了PCIE3.0的协议训练器U4305A，可以根据用户的需要编程模拟各种错误条件。Intel公司更是基于U4305A开发了RAS(reliability, availability and serviceability)的测试脚本，可以对服务器平台的可靠性进行充分测试。SATA信号和协议测试方法SATA 总线简介在台式机、笔记本和服务器的应用中，硬盘是必不可少的存储介质，传统的硬盘和计算机主板间的连接接口是并行的AT

52、A接口。为了能够提供更高的传输速度和更方便的连接，目前串行ATA（Serial ATA，即SATA）已经取代并行ATA成为硬盘接口的主流。SATA用7pin的连接器取代了传统并行ATA的40pin电缆，因此连接更加方便，传输速率更高。SATA用两对差分线提供双向数据收发，因此可以用比较小的信号摆幅提供更高的传输速率，而且差分线本身具有更好的抗干扰能力和更小的EMI，因此可以支持更高速率的信号传输。下图是个典型的SATA总线的结构，可以看到，在SATA的Host（比如计算机主板上的控制芯片）和Device（比如硬盘）间有两对高速的差分线分别实现两个方向的高速信号传输。（参考资料：Serial A

53、TA International Organization: Serial ATA Revision 3.0）负责SATA规范制定的组织是SATA-IO（ Serial ATA International Organization， HYPERLINK / /），按照SATA-IO的规定，SATA总线的一共经历了3代标准。Gen1的数据速率到1.5Gbps，Gen2的数据速率到3Gbps，Gen3的数据速率到6Gbps。根据不同的应用场合，可以参考不同的信号规范，比如同样对于SATA Gen2来说，根据不同的应用场合，其信号规范就有Gen2i、Gen2m、Gen2x共3种对信号的要求。i、m、

54、x这三种规范对于信号的上升时间、最大摆幅、接收灵敏度、ReturnLoss的要求可能都不太一样，比如Gen2x相对于Gen2i的应用场合来说要传输更长的距离，因此就可以允许信号在发送端的上升沿更陡以及信号幅度更大。下图是一些典型的SATA 的应用场合以及每种场合下具体需要参考的信号规范。（整理自：Serial ATA International Organization: Serial ATA Revision 3.0）在SATA组织下面也有不同的工作组（WorkGroup）分别负责不同方面规范的制定，比如有些工作组负责制定物理层规范（Phy Work Group），有些工作组负责制定协议层规

55、范（Digital Work Group），有些工作组负责制定电缆规范（CabCon Work Group），有些工作组制定测试规范（Logo Work Group）。对于SATA的测试来说，首先由SATA组织负责测试规范的工作组根据制定出测试规范（ Unified Test Document Version），然后由SATA协议认可的仪器设备提供厂商根据测试规范编写基于各自仪表的测试步骤文档MOI（Method of Implementation），这些MOI经过SATA组织的插拔大会（Plugfest）或者Workshop的检验和修改，最后得到SATA组织的认可并发布在其官方网站上（ HY

56、PERLINK /sata-io-interoperability-testing /sata-io-interoperability-testing ）。SATA协会定期举办Plugfest或者Workshop会议，来验证SATA设备间的兼容性以及测试方法的有效性。Plugfest侧重于产品开发的初期阶段，产品还没有公开，测试方法可能还不确定，参加会议的厂商可以根据自己的需要选择测试和验证方法；而Workshop侧重于产品和标准的成熟阶段，这时测试和验证方法基本统一，各参会厂商是按照协会制定的统一方法进行测试和验证。SATA 发送信号质量测试物理层的发送信号质量测试主要验证的是在SATA信号

57、的发送端的信号质量是否符合规范要求。由于SATA的信号速率比较高，因此要对SATA信号进行可靠的探测，对于示波器器和探头的要求也非常高。SATA的信号电气规范主要是参照SATA-IO发布的SATA规范的。我们通常会根据信号的上升时间来估算需要的示波器和探头带宽，下图是SATA对于信号上升时间的要求。（参考资料：Serial ATA International Organization: Serial ATA Revision 3.0）我们看到SATA Gen3的信号最快上升时间是33ps，按照SATA的规范，对于SATA 6Gbps的信号测试需要至少12GHz带宽的示波器。除了带宽满足要求以外

58、，由于SATA在发送端最小信号摆幅只有240mV，在接收端由于信号衰减幅度会更小，因此要进行准确的信号测量，需要示波器的底噪声和固有抖动都比较小。和PCI-E总线一样，要进行SATA信号的测试，只有示波器是不够的，为了方便地进行SATA信号的分析，还需要有测试夹具和测试软件。测试夹具的目的是把SATA信号引出，提供一个标准的测试接口以方便测试。SATA协会没有专门设计夹具，所以测试夹具可以从一些专门生产测试夹具的厂商购买。下图是一些标准SATA及mSATA接口的公口和母口的测试夹具。（参考资料：）另外，SATA-IO规定了很多SATA信号的参数测试项目，比如数据bit宽度、频率精度、扩频时钟频

59、率、扩频时钟范围、差分输出幅度、上升/下降时间、上升/下降时间的对称性、差分对内的时延、共模电压等、总体抖动TJ、确定性抖动DJ、OOB等。如果不借助相应的软件，要完全手动进行这些参数的测量是一件非常烦琐和耗时耗力的工作。为了便于用户完成SATA信号的测量，Keysight公司提供了N5411B SATA一致性测试软件，下图是软件中测试项目的选择界面。这个软件的使用也非常简便，用户只需要顺序选择好测试速率、测试项目并根据提示进行连接，然后运行测试软件即可。下图是软件中提供的一个连接向导。SATA的测试规范里，对于不同的测试项目要用到不同的测试码型，比如HFTP（High Frequency T

60、est Pattern，1010101010 1010101010b）、MFTP（Mid Frequency Test Pattern，1100110011 0011001100b）、LFTP（Low Frequency Test Pattern，0111100011 1000011100b）、LBP（Lone Bit Pattern，共2048个 Double words长度）等。不同的码型针对不同的测试项目，比如上升/下降时间测量时会使用LFTP的长码型，以避免码间干扰对上升/下降时间测量的影响。还有些测试项目中会用到几种不同的码型以验证被测件发送不同码型时信号参数的变化。用户进行信号调试