微机原理与接口技术：第2章 微处理器结构及基本原理

1、第2章 微处理器结构及基本原理22主要内容：一、中央处理器结构 中央处理器的发展过程、 8086/8088 CPU、 80486 CPU、Pentium CPU、Itanium处理器二、80486的工作模式 实地址模式、保护虚地址模式、 虚拟8086模式三、80486的外部引脚 地址总线和数据总线、控制总线、时钟信号、当前微处理器所使用的先进技术2.1 中央处理器结构4主要内容:中央处理器的发展过程8086/8088 CPU80486 CPUPentium CPUItanium处理器55一、中央处理器的发展过程 中央处理器（CentralProcessingUnit，CPU）由控制器、运算器等

2、组成，采用大规模集成电路工艺制成芯片，又称微处理器芯片。控制器负责从存储器中取出指令，并对指令进行译码，主要由指令寄存器、译码器、程序计数器、操作控制器等组成。运算器又称算术逻辑单元（ArithmeticLogicUnit，ALU），它是计算机对数据进行加工处理的部件，包括算术运算（加、减、乘、除等）和逻辑运算（与、或、非、异或、比较等）。66 1971年，英特尔公司推出了世界上第一款微处理器4004，这是第一个可用于微型计算机的四位微处理器，它包含2300个晶体管。此后的40多年中，针对处理器的研究发展非常迅速。 直到2005年4月，英特尔的第一款双核处理器平台包括采用英特尔955X高速芯片

3、组、主频为3.2GHz的英特尔奔腾处理器至尊版840，此款产品的问世标志着一个新时代来临了。 在微处理器的发展历史中，具有典型代表的CPU是16位8086 CPU、32位80486 CPU和Pentium CPU。771、发展速度 CPU是计算机中最重要的一个部分，发展非常迅速，个人计算机从8088（XT）发展到现在的多核CPU时代，只经过了不到四十年的时间。2、生产技术 最初的8088集成了29000个晶体管，而Pentium的集成度超过了2810万个晶体管；CPU的运行速度，以MIPS（百万条指令每秒）为单位，8088是0.75MIPS，到高能奔腾时已超过了1000MIPS。883、内部结

4、构 分为控制单元、逻辑单元和存储单元三大部分，这三个部分相互协调，对命令和数据进行分析、判断、运算并控制计算机各部分协调工作。4、微处理器 CPU按照其处理信息的字长可以分为：4位微处理器、8位微处理器、16位微处理器、32位微处理器以及64位微处理器。99二、8086/8088 CPU 8086CPU具有16位内部总线和16位数据总线。从功能上来看，8086/8088CPU可分为两部分，即总线接口部件（Bus Interface Unit，BIU）和执行部件（Execution Unit，EU）。总线接口部件（BIU）负责与存储器及I/O接口之间的数据传送操作。EU（执行部件）负责指令的执行

5、，包括ALU（算术逻辑单元）、通用寄存器组和标志寄存器等，主要进行8位及16位的各种运算。10图2-1 8086/8088CPU内部功能结构图11 具体来看，总线接口部件（BIU）完成取指令送指令队列、配合执行部件的动作，从内存单元或I/O端口取操作数，或者将操作结果送内存单元或者I/O端口。BIU由段寄存器（DS、CS、ES、SS）、16位指令指针寄存器IP（指向下一条要取出的指令代码）、20位地址加法器（用来产生20位地址）和6字节（8088为4字节）指令队列缓冲器组成。1212三、80486 CPU 80486微处理器由7大部分组成，包括总线接口部分、指令预取部分、译码部分、控制部分、运

6、算部分、存储器管理部分和高速缓冲存储器，如下图所示。14141、运算部分定点运算部件：进行定点运算时需要算术逻辑运算单元（ALU）、移位器和寄存器组。浮点运算部件：进行浮点运算时需要浮点运算单元（FPU）和浮点寄存器组。2、存储管理部分分段部件：管理逻辑地址空间，并把逻辑地址转换为线性地址。分页部件：将线性地址转换为物理部件。15153、指令预取部件 包含了两个16字节的队列寄存器。指令预取部件与cache之间有一条单向的128位宽度的通道，因此，每次从cache中最多可取16字节的信息。指令预取部件也有一条指向指令译码器的24位宽度的指令代码流的通路。指令译码器对指令的操作码进行翻译，并把翻

7、译后的结果通过指令总线送给控制部件。16164、寄存器分类 80486的寄存器组可以分为4类，它们是基本结构寄存器、系统级寄存器、浮点寄存器和调试测试寄存器。应用程序只能访问基本结构寄存器和浮点寄存器，而系统程序可访问所有的寄存器。1717 基本结构寄存器包括通用寄存器、段寄存器、指令指针寄存器和标志寄存器。 （1）通用寄存器 是程序设计时可以使用的寄存器，共有8个，能进行8位、16位和32位的运算。32位的通用寄存器包括EAX、EBX、ECX、EDX、ESI、EDI、EBP、ESP，16位通用寄存器包括AX、BX、CX、DX、SI、DI、BP、SP，8位通用寄存器包括AH、BH、CH、DH、

8、AL、BL、CL、DL。（2）段寄存器 包括代码段寄存器CS、堆栈段寄存器SS以及数据段寄存器DS、FS、GS和附加段寄存器ES。CS用来指示代码的地址空间，其他寄存器用来指示数据区的地址空间。1818（3）指令指针寄存器 包括指令指针寄存器IP和扩展的指令指针寄存器EIP，用于存放指令代码的偏移量。（4）标志寄存器 EFLAGS是32位的寄存器，主要用于控制微处理器操作以及当前指令执行后的状态。标志寄存器含有两类标志，即状态标志和控制状态。1919 D0图2-3 80486标志寄存器 D31C标志（进位/借位标志） A标志（辅助进位/借位标志）S标志（符号标志） Z标志（全零标志）P标志（奇

9、偶标志） O标志（溢出标志）方向标志DF 中断允许标志IF陷阱标志TF I/O特权级标志IOPL任务嵌套标志NT 恢复标志RF虚拟标志VM 对准检查标志AC2020系统级寄存器包括4个控制寄存器和4个系统地址寄存器。图2-4 控制寄存器2121（1）控制寄存器CR0：含有控制或指示整个系统的条件标志；第0位PE是保护虚拟地址方式允许位。PE=1，表示80486微处理器工作于保护虚拟地址方式；反之，工作于实地址方式。CR1：为将来的Intel处理器保留。CR2：存放引起缺页的线性地址，当页管理部件把线性地址转换为物理地址时，该线性地址所在的页不在内存里，就产生一个异常14：缺页异常。当CR0中的

10、PG位被置1时，CR2才有效。CR3：为处理器提供当前任务的页目录基地址。当CR0中的PG位被置1时才能使用CR3。CR3中的PCD和PWT位仅对486以上的处理器有效。2222（2）系统地址寄存器 全局描述符表寄存器（GDTR）：保存GDT（全局描述符表）的32位线性基地址等内容。 局部描述符表寄存器（LDTR）：保存LDT（局部描述符表）的32位线性基地址等内容。 中断描述符表寄存器（IDTR）：存放中断描述符表的基址和界限。 任务寄存器（TR）：存放任务状态段（TSS）的基址、界限和其他属性。 2323（2）系统地址寄存器 全局描述符表寄存器（GDTR）：保存GDT（全局描述符表）的32

11、位线性基地址等内容。 局部描述符表寄存器（LDTR）：保存LDT（局部描述符表）的32位线性基地址等内容。 中断描述符表寄存器（IDTR）：存放中断描述符表的基址和界限。 任务寄存器（TR）：存放任务状态段（TSS）的基址、界限和其他属性。 2424（3）其它寄存器 调试和测试寄存器DR0DR7：DR0DR3存放各断点的线性地址；DR4、DR5保留；DR6是断点状态寄存器；DR7为断点控制寄存器。80486定义了5个测试寄存器TR3、TR4、TR5、TR6、TR7。浮点寄存器FPU：80486的FPU中包含有13个浮点寄存器。2525四、Pentium CPU Pentium微处理器是Inte

12、l公司继80486之后推出的64位高性能微处理器，采用了超标量体系结构、分支预测先进技术，分开的指令、数据高速缓冲存储器，以及128位、256位内部数据总线，64位可成组传送的外部总线等，使系统的性能进一步提高。Pentium微处理器由总线部件、代码Cache、数据Cache、预取缓冲存储器、指令译码部件、浮点运算部件组成，具体结构如下图所示。262627271、Pentium微处理机的特点（1）把数据总线增至64位，以改善数据的传送速率，同时支持成组读周期和成组写回周期。 （2）增设了总线周期流水线，它允许两个总线周期同时进行。（3）拥有可选择的体系结构，允许页的大小达到4MB（4）增加了对

13、有效数据的完整性检测和对错误的检测能力，对逐字节数据奇偶校验仍提供支持。（4）增加了地址奇偶校验、内部奇偶校验。（5）实现了功能性冗余校验。28282、Pentium微处理机的功能 Pentium微处理器内的译码部件的作用是把预取到预取缓冲器中的指令进行译码，以供Pentium微处理器执行。在Pentium微处理器控制ROM内保存着指令的微代码，Pentium微处理器就是利用这些微代码控制各种指令的操作顺序。 Pentium微处理器的整数流水线与80486微处理器的非常类似，其流水线操作由预取PF、首次译码DI、二次译码DI、执行EX和写回WB共5个操作步骤组成。它在流水线中增加了一些辅助性硬

14、件以加速指令的执行。 Pentium的数据Cache支持U流水线和V流水线的二元访问，以便支持辅助带宽和简化编译程序的指令调度算法。29293、Pentium微处理器采用的新技术： （1）超标量执行 把生成地址的硬件和算术运算、逻辑运算部件配置成两个各自独立的整数流水线，一个叫U流水线，另一个叫V流水线。 （2）转移预测判断 芯片内装备有两个预取缓冲存储器，一个是以线性方式来预取代码，另一个则根据转移目标缓冲存储器BTB预取代码。当执行部件对存储器进行访问时，由指令Cache和数据Cache分别提供指令代码信息和数据信息。3030（3）浮点流水线操作 由浮点接口、寄存器组及控制部件FIRC、浮

15、点指数功能部件FEXP、浮点乘法部件FMUL、浮点加法部件FADD、浮点除法部件FDIV以及浮点舍入处理部件PFRND共7个部件组成。 Pentium浮点流水线由预取PF、首次译码D1、二次译码D2、取操作数、首次执行X1、二次执行X2、写浮点数WF和出错报告ER共8个操作步骤组成，其中预取PF和首次译码Dl这两个操作步骤与整数流水线中的前两个操作步骤共用同一硬件资源。 对“基本”浮点指令来说，也允许单周期通过，也就是说能以每个时钟执行一条指令的速率执行。3131（4）分离式Cache技术 采用代码和数据各自独立的分离式Cache。每一种Cache的规模大小均为8KB，采用的是二路相联的映像技

16、术，每个Cache行大小为32字节。 在每一个Cache内，都装备有一个专用的转换旁视缓冲存储器（TLB），用来快速地将线性地址转换成物理地址。 遵循MESI（M:Modified；E:Exclusive；S:Shared；I:Invalid）协议，既可以将数据Cache根据写回方案进行配置，也可以将数据Cache根据逐行写贯穿方案进行配置。 指令代码Cache是一个固有的写保护Cache，指令代码Cache的标记是三端口式的结构，以便对Cache操作实施监视和对分割行的访问提供支持。3232五、Itanium处理器 Intanium的中文译名为“安腾”，其第一版是2001年由Intel公司发

17、布推出的，该公司继之又推出了第二版、第三版和第四版等。后续各版采用更先进的工艺技术，由0.18m到0.13m甚至0.09m，集成了更多的晶体管，采用了更高的时钟频率，地址线由44位扩展到64位，L1和L2 Cache的容量进一步增大，对多媒体技术的支持由多媒体扩展MMX（Multi-Media eXtension）技术发展到流式SIMD扩展SSE（Streaming SIMD Extension）技术。3333图2-6 Intanium微处理器的结构3434 1性能指标（1）兼容IA-32系列产品，核心工作频率在800MHz以上。（2）采用0.18m工艺技术，核心部件中的晶体管数为2500万，

18、连同L3 Cache共有近3亿个晶体管。（3）CPU前端总线FSB64位，采用266MHz时钟，带宽2.1GB/s。（4）存储器地址总线FSB有44位，物理主存寻址范围为16TB。（5）三级高速Cache：片内Cache L1有32KB，其中包括16KB I-Cache和16KB D-Cache；片内Cache L2有96KB；处理器盒内Cache L3有4MB。三个Cache都以核心速率运行。（6）有128个64位整数寄存器、128个82位浮点寄存器、64个1位断定寄存器、64个64位转移寄存器。 （7）有9个执行单元和9个发射器，执行单元包括2个整数/MMX单元、浮点单元（浮点乘除法器）、

19、存储管理单元和3个转移处理单元，9个发射器用以指令的发射。3535 2结构特点与工作性能（1）在基本IA-64结构上增加了超标量结构特征；在EPIC技术中包括转移与断定寄存器、寄存器堆栈引擎、NaTs（Not a things）和ALAT（Advanced load address table）。（2）使用三级高速Cache，其中L1和L3采用4路组相联结构，L2采用6路组相联结构。（3）使用转移预测、取/预取引擎能推测着向L1 I-Cache装入指令，以降低取指令的未命中率；取出的指令送入指令队列，且能保持最多8束指令。 （4）由寄存器堆栈引擎负责为过程调用和返回组织寄存器式堆栈，可避免不必

20、要的数据传入/传出操作。（5）寄存器重映射硬件比超标量机器的寄存器换名逻辑简单，且没有寄存器数据相关判定逻辑。 （6）设有IA-32译码和控制逻辑，兼容现有的32位指令集。2.2 80486的工作模式3737一、实地址模式 在处理器复位后，处理器内部的CR0的PE位为0，表示此时处理器工作在实地址模式。 此时，CS寄存器所对应的描述符寄存器中的基地址为FFFF0000H，限制为FFFFH。 所以，复位后的启动地址应为基地址EIP，即 FFFF0000H0000FFF0HFFFFFFF0H。很显然，复位后就自动进入实地址模式。38381、在实地址模式下，80486与8086微处理器兼容。 在实地

21、址模式下的存储空间为220字节，即1MB。由于8086的数据总线为16位，8086内部的寄存器也是16位，因此无法直接形成20位的物理地址。为了形成20位物理地址，采用内存分段技术，以扩大内存寻址空间。 在8086中，段地址：偏移地址形式的地址称为逻辑地址，形成物理地址的方法是段寄存器左移4位加上偏移地址。物理地址为：物理地址段寄存器的内容16偏移量。39392、在实地址模式下，段寄存器的内容会自动乘16并放在段描述符寄存器的基地址中。 段限制也固定为0FFFFH，即64KB。其他属性是固定的。 这种物理地址的形成与8086在本质上没有区别。在这种情况下，Pentium或486、386、286

22、提供的内存空间只有1MB，段限制为64KB。当偏移量超出此限制时，会发生异常。4040 因此，可以这样说，在实地址模式下，Pentium或486、386、286是一个高速的8086。它们的许多优秀的性能如多任务、多级保护等，均无法实现。 20位物理地址由两部分组成，包括段地址和偏移地址，其中段地址存放在段寄存器中，偏移地址由程序员直接给出。41例1： 段寄存器CS内容为2000H，IP为2222H，实地址模式下的物理地址就是：2000H162222H22222H在实地址方式下，具有32条地址线的80X86只有低20条地址线起作用，能寻址1MB的物理地址，此时，80X86相当于一个快速的8086

23、。4242二、保护虚地址模式 保护虚地址模式从硬件上为多用户的操作系统设计提供了有力支持。 在特权级上，定义了4级，第0级优先级最高，第3级优先级最低。优先级的设定便于保护操作系统的安全性。保护模式下运行的程序分为4个特权等级：0、1、2、3。操作系统核心运行在最高特权等级0；用户程序运行在最低特权等级3。 80X86中有完善的特权检查机制，既能实现资源共享，又能保证程序和数据的安全和保密、任务之间的隔离。43431、要求程序员在程序中指定逻辑地址 逻辑地址由选择器和段内偏移地址两部分组成，选择器存放在段寄存器中。在保护模式下，段基地址是32位的，所以不能由段寄存器的内容直接形成32位的段基地

24、址，而要经过转换。4444 段基地址在描述符中，选择器通过描述符表取得描述符。描述符有8字节长，用来说明段的大小、其在存储器中的位置及其控制和状态信息等，其格式如图2-7所示。图2-7 段描述符格式4545 描述符包括段界限（20位）、段的基地址（32位）、访问权限（8位）和附加字段4部分，其中G位用于段限制域所用的单位：当G位为0时，表示段限制单位为字节；当G位为1时，段限制单位为页（4KB）。这种安排完全是为了与286兼容。 描述符存放在描述符表中，描述符表定义了用于80X86系统的所有的段。80X86共有3种类型的描述符表，分别是全局描述符表GDT、局部描述符表LDT和中断描述符表IDT

25、。4646 从每个任务的虚拟地址空间来看，整个虚拟地址空间可以分成两半，一半空间的描述符在全局描述符表中，另一半空间的描述符在局部描述符表中。每一个表都可以包含多达8192个描述符（即对应的空间可由8192个段组成），每个段最大可为4GB。故每个任务最大的虚拟地址空间可为：281924GB64TB。47472、各个段寄存器中的内容是一个段选择符 其内容不再是段基地址，而是一个用于从全局描述符表GDT或局部描述符表LDT中检索该段相应描述符的段选择符。最低两位为请求特权级RPL（Requested Privilege Level），用于段访问时的保护。从硬件角度看，DS、ES、FS 或GS寄存器

26、的RPL必须小于或等于被选择的描述符的DPL。而对于SS选择器，两者必须相等。实际上Intel高速地连接于构造软件总是使RPL与相应的DPL相等。4848 第2位TI指示从哪个描述符表中去读取描述符。TI0，指示从GDT中读取描述符；TI1，指示从LDT中读取描述符。剩下的13位即为此段描述符在描述符表中的索引，2138192，故可区分8192个描述符。段描述符表与段选择符的关系如下图。4949 3、完整的寻址方式 为了确定内存单元的物理地址，首先通过选择器确定描述符，然后从中取出段基地址，最后与段内偏移地址来确定该内存单元的物理地址，其完整的寻址示意图如下图。5050 在系统中，每个描述符表

27、都有一个与之对应的寄存器，它们分别是全局描述符表寄存器GDTR、局部描述符表寄存器LDTR和中断描述符表寄存器IDTR。 GDTR与IDTR寄存器存放全局描述符表与中断描述符表的基址和界限。16位LDTR寄存器存放当前任务段的局部描述符表对应的描述符在全局描述符表中的索引值（LDT选择符），根据索引值，自动将该任务的局部描述符表的描述符装入程序不可见的高速缓冲器。 每当一个选择符被装载入一个段寄存器时，80X86的硬件自动从描述符表中取出相应的描述符，加载至相应的高速缓冲寄存器中。一旦装入，此后对此段的访问都使用此高速缓冲寄存器中的描述符信息，而不用再去取描述符，直至对段寄存器重新装载。515

28、1三、虚拟8086模式1、在虚拟8086模式下，80486就相当于一个高速的8086 CPU。 有了虚拟86方式，80486微处理器允许同时执行8086操作系统和8086应用程序以及80486操作系统和80486应用程序，因此，在一台多用户的80486微处理器的计算机里，多个用户都可以同时使用计算机。 2、在虚拟8086模式下，可以以与实方式相同的形式使用段寄存器，以形成线性基地址。 通过使用分页机制，就可以把虚拟8086模式下的1MB地址空间映射到80486微处理器的4GB的物理空间中的任何位置。2.3 80486的外部引脚介绍5353图2-10 80486引脚图5454一、地址总线和数据总

29、线（1）A31A2地址总线（输出、三态）。用于寻址一个4字节单元，和相结合，起到32位地址的作用。（2）字节选通（输出），低电平有效。用于选通在当前的传送中要涉及4字节数据中的哪几个字节。具体地说，用于选通允许D31D24传送；用于选通允许D23D16传送；用于选通允许D15D8传送；用于选通允许D7D0传送。（3）D31D0数据总线（双向、三态）。可支持32位、16位或8位数据传送。 55551奇偶校验信号DP3DP0奇偶校验信号（输入/输出）。 奇偶校验状态（输出），低电平有效。有效时表示数据有奇偶校验错误。2总线周期定义信号表示正在操作的总线周期类型 存储器/输入输出选择（输出）。用于区

30、别存储器操作和I/O周期。高电平表示对存储器访问，否则为I/O访问。 读/写控制（输出）。用于区别写操作和读操作周期。高电平表示执行写操作，否则执行读操作。 数据/控制信号（输出）。用于区别传送数据操作和传送控制信号操作周期。高电平表示目前传送数据，否则为传送控制信号。二、控制总线56信号的状态组合定义了总线周期的类型如下表56总线周期类型000中断响应001终止/专用周期010输入/输出数据读出011输入/输出数据写入100代码读出101保留110存储器数据读出111存储器数据写入5757 总线锁定周期（输出），低电平有效。有效时表示当前总线周期被锁定，80486独占系统总线。 伪总线锁定周

31、期（输出），低电平有效。有效时表示当前总线周期和下一个总线周期被锁定，使80486的64位数据读/写操作能够连续完成。5858 3总线控制信号 地址状态（输出），低电平有效。有效时表示一个总线周期的开始，此时地址信号和总线周期定义信号均有效。 准备就绪（输入），低电平有效。有效时表示外部系统已在数据引脚上放好了有效数据（读操作）或者已接受了80486的数据（写操作）。 一个典型的80486总线周期包括两个时钟周期（T1、T2）。如果在T2结束前，采样到 信号有效，就结束当前总线周期；反之，就插入一个等待时钟，使总线周期继续，然后 又被采样。除非 信号被采样时已为低电平，否则等待时钟会继续加入。

32、5959 4成组传送控制 成组准备就绪（输入），低电平有效。有效时表示外部系统已做好成组传送的准备。 成组最后读取（输出），低电平有效。有效时表示80486已从主存读取最后一个双字信息（共读取4个连续的双字信息）。 5高速缓存控制信号 高速缓存允许（输入），低电平有效。用来确定当前周期所传送的数据是否可以进行高速缓存。 高速缓存刷新（输入），低电平有效。有效时在一个时钟周期内清除整个内部高速缓存的全部内容。60606高速缓存使无效控制信号AHOLD外部地址保持（输入），高电平有效。有效时强制微处理器立即放弃地址总线输出，并允许读入外部地址。 外部地址保持（输入），低电平有效。有效时表示一个有效

33、地址已送到地址总线上，微处理器可以从地址总线读入该地址。7页面高速缓存控制信号PWT页通写（输出），高电平有效。有效时允许进行页通写操作。PCD页高速缓存禁止（输出），高电平有效。有效时禁止页高速缓存操作。61618数据出错报告信号 浮点出错（输出），低电平有效。有效时表示浮点运算中出现了错误。 数据出错忽略（输入），低电平有效。有效时处理器将忽略当前的浮点运算出错状态。9第20位地址A20屏蔽信号 地址位A20屏蔽（输入），低电平有效。有效时微处理器查找内部Cache或访问某个存储单元之前，将屏蔽第20位地址线（A20）使微处理器只访问1MB以内的低序地址。626210总线仲裁信号BREQ总

34、线请求（输出），高电平有效。有效时表示80486内部已提出一个总线请求。HOLD总线保持请求（输入），高电平有效。其它总线设备要求使用系统总线时，通过HOLD向80486提出总线保持请求。HLDA总线保持响应（输出），高电平有效。有效时表示微处理器已将总线控制权交给提出总线保持请求的总线设备。 总线释放（输入），低电平有效。有效时将强制微处理器在下一个时钟周期释放对总线的控制。636311总线宽度控制信号 、 总线宽度控制（输入），低电平有效。 和 均由外部硬件提供，用来控制数据总线传送的速度，以满足8位和16位设备数据传送的需要。当 有效时，传送8位数据； 有效时，传送16位数据； 和 同时

35、有效时，传送8位数据； 和 均无效时，传送32位数据。646412中断/复位信号INTR可屏蔽中断请求（输入），高电平有效。有效时表示外部有可屏蔽中断请求。NMI不可屏蔽中断情求（输入），上升沿有效。有效时表示外部有不可屏蔽中断请求。RESET复位（输入），高电平有效。有效时将终止80486正在进行的所有的操作，并设置80486为初始状态。在复位之后，80486将从FFFFFFF0H单元开始执行指令。6565三、时钟信号 CLK时钟信号（输入）。CLK为80486提供基本的定时和内部工作频率。所有外部定时与计数操作都是相对于CLK的上升沿而制定的。662.4 当前微处理器所使用的先进技术676

36、71CACHE技术 高速缓存（Cache）是在相对容量较大而速度较慢的主存DRAM（Dynamic Random Access Memory）与高速处理器之间设置的由少量但快速的SRAM（Static Random Access Memory）组成的存储器。Cache中复制着主存的部分内容（通常是最近使用的信息）。当CPU试图读取主存的某个字时，Cache控制器首先检查Cache中是否包含有这个字。若有，则CPU直接读取Cache而不必访问主存，这种情况称为“命中”；若无，则CPU读取主存中包含此字的一个数据块，将此字送入CPU，同时将此数据块传送到Cache，这种情况称为“未命中”。68682流水线技术