集成电路异或门设计

1、巢湖学院集成电路CAD课程设计报告设计题目：异或门专业班级：10微电子学学号：姓名：指导教师：陈老师2013年6月20日 TOC o 1-5 h z 一、电路逻辑功能31.1、真值表与表达式31.2、线路图31.3、符号图41.4、输出的T-Spice文件及各项参数4 HYPERLINK l bookmark28 o Current Document 1.5、Spice图形仿真5二、有关版图的设计52.1、总体版图52.2、DRC 验证62.3、版图输出的T-Spice文件及各项参数6 HYPERLINK l bookmark36 o Current Document 2.4、Spice图形仿

2、真6 HYPERLINK l bookmark39 o Current Document 三、异或门版图的LVS验证7 HYPERLINK l bookmark43 o Current Document 四、异或门版图设计问题讨论8 HYPERLINK l bookmark47 o Current Document 五、结论8一、电路逻辑功能1.1、真值表与表达式真值表ABY000011101110逻辑表达式Y = A B + A B1.2、线路图M0 5HTNFAM站5 0u|ttniu 5NFplus1.3、符号图1.4、输出的T-Spice文件及各项参数1.5、Spice图形仿真1503

3、00350200Time (ns)50100150200250300350400Time (ns)CellOCellO50100150200250300350400Time (ns)雄;W-Edit Waveform Viewer - F:zuoyeexXORCellO.out0 File Edit View Chart Options Window HelpD 咨IB 中 国|E电金.=曹 留 虫 QD 譬iM：字阻|J4三 k” 屈 CellO从上图输出的Spice仿真可以看出，此原理图与异或门的基本功能一致，即相同为零， 异同为一，符合设计要求。二、有关版图的设计2.1、总体版图由原伽策

4、膺u哄（重要步骤为：复制组件、引用组件、编辑引用组件成XOR2版图、）2.3、版图输出的T-Spice文件及各项参数2.4、Spice图形仿真（见下页）感 File Edit View Chart Options Window Help6 IS o X昭鲤住置-1 w回|淳吾/ E： it阻|J4玉方” 国|CellO501OD150200250300350400Time (ns)CellO501OD150200250300350400Time (ns)从上图输出的Spice仿真可以看出，此原理图与异或门的基本功能一致，即相同为零， 异同为一，符合设计要求。三、异或门版图的LVS验证四、异或门

5、版图设计问题讨论在已知电路原理图设计其版图时，必须根据所用的工艺设计规则，时刻注意 版图同一层上及不同层间的图形大小及相对位置关系。为此，需要借助版图设计 工具在线设计规则检查（DRC）功能来及时发现存在的问题。五、结论选取了 2输入异或门电路的同时，我先将其线路图和版图画了一遍有助于在 电脑上的操作。在实现了线路图后从而进行了版图的设计。版图的设计相对于线 路图来说复杂一点，但熟能生巧，理解才是硬道理。在画版图的时候还是出现了很多操作上的不规范和细节的处理不当，导致实 验一开始并不顺利，不过在同学的指导纠错下还是顺利将版图完成并验证无错 误。实验不仅锻炼了我们的动手能力也让我们对版图设计有了初步的认识。总的 来说，实验还是挺顺利的。不