门级电路集成电路

1、实验四二输入与非门的版图设计【1】实验名称:二输入与非门的版图设计【2】目的:绘制两输入与非门的版图，并对其进行DRC检测和T-Spice模拟仿 真。【3】使用设备和工具:微型计算机一台;Tanner软件【4】实验时间:2011-05-16【5】版图设计要求：1、在做此项目之前明确此项目设计到的技术资料,所用的工艺。2、设置软件环境，即打开L_edit后一定要进行替换设置，具体操作方法见“IC版 图设计一Tanner软件基本操作”。3、设计规则与版图图层定义:弄清楚版图层次后，根据工艺设计规则开始绘制 版图,置于具体设计规则。4、画出上述晶体管对应的版图，并要求画出的晶体管在电学上、物理几何学

2、上 以及功能一致性上正确，版图的参考设计（注意12/2的PMOS管由两个6/2的PMOS 并联而成【6】二输入与非门的电路图如下图所示：PMOSI 23MOS【7】详细设计过程如下:1、由前面的实验课，现在绘制PMOS和NMOS版图都比较简单,绘制一个的效果如下图:姬商1 芸钏5编短滴!密客:与螺伏商咬您诲逾澎密怎H遂l 滋密密笈:gf:fi密滋H箜愆=富5iHgiE;gH;Hg!5HFh 8!H*I:g君H愁HgIHg顽蹬割gHm竖蕊颓 暮急:g:F:fi蹄Ff:-:f域冬骂:g国:gs辎:f忘J:fF霸悬妾 赤泌买做缨誓EH*g;F:s磁盗穿:多冬mEfHmg琢gi:lHfgi穿枣：浇浴Z

3、W/WZ浸冬 “U型蹬KS笋翌备忌备:-:忘 点务莅=醵徼 1芯VW遂澎通矛占由m5g:fish :5s;EfFa ,.:馈彩湍.=次“=做H象弦激Km 寇还繇H狞治海液一筋液即 与绷芸密尽1 KF=密M竺笋占切竺 mKHE 算 hwsii- 金由盗qw-fa 您买虱F与穿= eg籍兵湍-Kh 竣买您竺芸8. 挪知芯遂套兰矛 尽愁-:/-:洛J 一泌啄渗芯笋ss. 忐坚:g;竺:f笋 妃除芝竺还浪泸 nsrKsh 7: 4:Kg:等m宓蕊;:.:!浇:;海燃:说 一商说5漆圈5密笏圈谶阕s密遂判沙:!-.:s:gzp:s:.:i 蕊蕊盘您浇泌 .:遂5密愆您:法:zm海:炎愁:?:-:;:、愁

4、牒遂/- :-:;:.E:!:-.?.:?.:.:.:-:.-:-:.: ,:- -:忘芯悬彩兵买以一:.:.-. e忘遂m :彩斌芸精线务烈还留慈湖买噤始罗“混登弦爆买孩逐顾物还密g学母薄冒 : - 1. 1_ * OX .F 1 1 1 ail - I 1 11 1111111111芯密伫膨彩宓11芯彩工参“ 忘秘骨槎叫顷旎喜编皿挪说;:*:-:!:-.:-;:.:.:r:!;:-.:.:;瀚h 猊班遂癖5ssi0妾德,浚含容捋绊嵯M心慰”京J.:盘砌邳司一由L 渗翌毙嘴穿心芯司=*H罗.4老W;.:;:无:冬次我部茨分 必恣法援.?.点和楚智汪辎海笋液挪.觑做欧.5腺.燃5:标做燃愀.嫩

5、睡移圈倾融龄绕弟叶 菸闻泌心懿:;闵遂蹄一溜感感:遂泻溥35部 感蜩渤.海瑜新窗由我翎场,苴魅窗F孩W55商切阕做.密醐蹄领楠纳燃顷削.,瀚,救顷sgF性磴汪. 8湍HgKEFiwgFE密检!磷卷Flgy潟仙卷蹈lg.Fg遂秒掘*khi心彩广 芝初宓空密;部:彩浚洋!宓的您愁淤逐堀芯5H*L，竺g慈宓笠泌逐城逐箕噤燃芒密逾建尽芝理芒籍冬於竖茎 fi0ffig!建芯溢fifi!g逐逐战g悬扬浅逐还逻宇 恭预E;纣HE.EE;有欢切E细荻”旻流打压第三谿冬初EE”EEf:Em我或完翁歹pmos管版图由于要求是由6/2两个PMOS并联,所示绘制出来的结果如下图所示:2、PMOS管的衬底B版图:3、N

6、OMS串联版图如下图所示:5、按照电路图的要求，将所有器件都连接起来，并标注好每个期间的名称，如下 图所示：6、绘制输入接口 A、B,和输出接口 Out,如下图所示:7、同样如下面那样的提取过程。将二输入与非门的版图成果转化成T-Spice文件。可选择“Tools”一“Extract Setup”命令（或单击按钮，打开“Setup Extract ”对话框，单击其中的按钮,在弹出的对话 框中 Browser 选择 D:Program FilesTanner EDAL-Edit and LVSSPRLightsLayoutlights.ext,再到 Output 选项卡，在 Write node

7、s and devices as 选 项组中选中Name单选按钮,即设定输出节点以名字出现，并在SPICE include statement 文本框输入“.include F:nandbsim3_sample.md”,如图所示。选择“Tools”中 的“Extract提取按钮即可。8、T-Spice 模拟:Setup Extract Standard Rule SetGenei- al Output Sub circui tV Write devi ce coordinates (L：=LiTibda)FSpice compatible commerLtsWrite jtermirL：=il

8、 rL：=uiiee for subcircuiCommenteF7rite node rL：diries aliHtfri te Ehorted devi cesWrite layer cap. ft reeiet：=iTlce Write node-element rlWri+ p nndp nAmp rnntlirt nnt fitWrite nodes and devices amIntegers1 N：=JTi6EF orm atWrite values in sei enti fi c :|?1 Write verbose SPICE stateme:Write mpty subc

9、ircuit dei:Write END EtatementSetup Extract Standard Rule SetGener ：al Output Sub cir cui tCommente-,r te . nc；de .B:辿展EM/ Write devi ce co or di nat e e (L：=ifTib da)FSpice compatible commentsWrite切珈让过 rL：=uiies for subcircui/ Write shorted devicesWrite layer cap. ft resist：=ltli：eFt Write no de-elementrWrite nodes and. devices azIntegers N：=jrieEF orm atv：lueE in sei enti fi c :verbose SPICE Etateme:empty subcircuit defi:.ENH EtatAmerLt.Write node rL：dirie conflicts not at the top levelWr ap lines gr e at er th：m 80 cS