三人表决器EDA实验

1、三人表决器1、实验目的掌握在Quartus II开发环境下，运用硬件描述语言输入法对“三人表决器” 进行设计输入、编译、调试和仿真的方法。“三人表决器”电路的输入为SW1、SW2和SW3，输出为L3和L4,位宽均为1位。当SW1、SW2和SW3中有超过2个以上的输入为1时，要求熟悉整个设计流程，从打开、建立文档、编辑、编译、建立激励信号波 形及最后仿真的整个过程。2、实验内容在Quartus II开发环境下，建立工程，并将三人表决器的硬件描述语言程 序输入；完成编译、调试和仿真，分析实验仿真结果，并判断其正确性。3、教学形式本实验为验证型实验，学生在实验前预习实验指导书；指导教师应该在实验前阐

2、述实验目的、内容、方法和步骤，并且就实验中的难点和注意事项进行一定的说明；实验结束之后，学生按照实验报告的书写格式自行完成实验报告。4、应达到的实验能力标准能熟练地在Quartus II开发环境下，建立工程，并将三人表决器的硬件 描述语言程序输入；能熟练地进行编译和调试，排除编译后的错误；正确地在仿真之前进行功能仿真的设置，并熟练地完成功能仿真；掌握基于ACEX1K系列EP1K30TC144-3器件的时序仿真方法。5、实验原理三个人分别用拨位开关SW1、SW2、SW3来表示自己的意愿，如果对某决议同意，各人 就把自己的拨位开关拨到高电平，不同意就把自己的拨位开关拨到低电平。表决结果用LED (

3、高电平亮)显示，如果决议通过那么实验板上L3灯亮；如果不通过那么实验板上L3灯 不亮；如果对某个决议有任意二到三人同意，那么此决议通过，L3亮；如果对某个决议只 有一个人或没人同意，那么此决议不通过，L3灯不亮。6、实验步骤双击Quartus4. 2图标，启动Quartus4. 2，并新建工程将弹出下图窗口，选择Project的目录New Proiect Wizard: Directory, Name. Top-Level Entity page 1 ot S)xjWhat is the working directwy for this project?| D Ap rodesf pgah

4、d 02 CD PR E PA R E samplesqt 42What i: the- name of this project?(MAJORrTYJ/OTER. |What is the namm af the jop-level design entity for this project? T his name i$ case sensitive and must ewactlv match thie entity ri日旅 in the design rile.MAjORITYVOTEA|JJs：e Exiting Project Settings .HextFini ih取消在弹出

5、的文本窗体中输入下面语句/三人表决器 majority_voter.vmodule MAJORITY_VOTER(SW1,SW2,SW3,L3,L4);outputL3,L4;wireL3,L4;inputSW1,SW2,SW3;assign L3=(SW1&SW2)|(SW1&SW3)|(SW2&SW3);assignL4=!L3;endmodule保存Verilog HDL文件，点击保存文件按钮或File-Save,（注：该工程中只有一个文件，我们是把这个文件作为顶层文件，该文件的文件 名必须和工程名相同，并且文件中模块名必须和该文件的文件名相同） 指定芯片编译运行波形仿真NEWVecto

6、r Waveform FileQuartus II - d:/altera/90sp2/quartus/lAJOKITT_VOTEK -1AJORITT_OTER - Vaveforal.vvf12回区11-n| File Edit View Projact AssignnentE Frocessing Tools Window Hel_ 3 X耐鄢 昌 E 阻电majoritcvoter三，作琢命-0 t翳谿& 0Project Navigator:番 MAJORITY VOTER.vEntityLogic CellsLC Kegistet金 ACEX1K: EP1K30TC144-3:,猝

7、 li1AJ0MT_LiTER2 (2)0-EntityLogic CellsLC Kegistet金 ACEX1K: EP1K30TC144-3:,猝 li1AJ0MT_LiTER2 (2)050.0 nsName1 AssignmentsT遂3U nassignedCQL4UnassignedCW SV/1U nassignedItW SW2UnassignedItG沏3U nassignedrCustomize.J 里1惫OKInclude subentities以七Cancel 1Selected Nodes:NameAssignments | TIMAJOFHTY_VOTEFI|L3

8、U nassigned 0 Info: Sinulat-ion partitioiieii intu 1 sliIi-3inulations 勺 Info: Sinulation covecage is LUU.00 % ijInfo: Ihuidjee of tr：zinsitiuii5 in 5inulatioil is 40国 i刃Info: Quartus II Simulator was successtul. 0 ecrors, 0 warningsioi System 9 A Pioceowing 9 A Extra Info * lnki9 ) Warning A Ciitic

9、al Warning A Ehb A Suppressed A Flag /S Message: 0 of 16, I 7|(LocFor Help, press Fl4g Quartus II - d:/altera/90sp2/quartus/IAJOKIT_OTEK - 1AJORITT_OTER - Vaveforal, vvf*E1J1| File Edit View Projact Assignments Frocessing Tools Window Help_ 3 X咨昌阻电o 1 3 a畛岫1麓由蚓料咫1普皴Project Navigator:番 MAJORITY VOTER.v| 遂 Waveforml.vwfEntityLogic CellsLC Kegistet金 ACEX1K: EP1K30TC144-3:,猝 li1AJ0MT_LiTER2 (2)01&lB4HP if 1 r*iirtRemoYE Hm,九冶冶 IHardwareI FortBeBlasteiMVLocalLPT1Hudrue Se tnpatjnrrr_ETin “J. 11 土* iff J |lPT 11MtflrL, 日ion* IF5 uhco* I I y 代!S *La* iMd*通过测试，设住W