三人表决电路

1、湘潭大学实验报告课程名称实用数字电子技术基础实验名称三人表决电路页数_3_专业 网络工程班级 2班同组者姓名组另U 学号 2015551610 姓名 黄伟雄实验日期 2016/5/15一、实验目的验证三人表决电路的功能。熟悉Quartus II的Verilog HDL文本设计流程，掌握组合电路的设计仿 真和硬件测试方法。二、实验要求根据实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬 件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。三、实验原理三人表决电路中，当表决某个提案时，多数人同意，则通过提案；同时 有一个人具有一票否决权。若全票否决，也给出显示。设输入为A、B

2、、C，且A具有否决权，同意用1表示，不同意用0表示。 输出X为1时表示提案通过；Y为1时表示全票否决，则三人表决电路真值 表如下：ABCXY0000100100010000110010000101101101011110四、实验内容三人表决电路的输入与仿真利用Quartus II完成三人表决电路的文本编辑输入和仿真测试等步骤， 给出仿真波形。在实验系统上进行硬件测试，验证此设计的功能。对于引脚锁定以及 硬件下载测试,ABC2.0分别接至键3、键2、键1；CLK接至时钟CLOCK0(256Hz), 输出信号X接D1,输出信号Y接蜂鸣器。最后进行编译、下载和硬件测试 实验(通过按下键3、键2、键1

3、,控制D1的亮灭)。五、实验环境与设备在实验室用电脑和实验箱进行实验。六、实验代码设计(含符号说明)module JG3 (ABC,X,Y);/Input Port(s)input 2:0 ABC;/Output Prot (s)output X,Y;reg X,Y;/Additional Module Item(s)always(ABC)case(ABC)3B000: begin X=1B0 ;Y=1B1 ; end3B001: begin X=1B0 ;Y=1B0 ; end3B010: begin X=1B0 ;Y=1B0 ; end3B011: begin X=1B0 ;Y=1B0 ;

4、 end3B100: begin X=1B0 ;Y=1B0 ; end3B101: begin X=1B1 ;Y=1B0 ; end3B110: begin X=1B1 ;Y=1B0 ; end3B111: begin X=1B1 ;Y=1B0 ; enddefault: begin X=1B1 ;Y=1B0 ; endendcaseendmodule七、实验检验与测试当灯全灭（全票否决）时蜂鸣器响（Y为1）；只要A不亮，X就不亮； 当A亮了时，如果BC没亮则X仍然不亮，若BC中至少亮一个，则X亮，即 通过。八、测试数据详细数据见文件夹JG3。九、实验过程中出现的问题及处理情况（包括实验现象、原因分析、排故障的方 法等）刚开始由于自己的粗心大意，将代码抄错了，导致全程编译老是出错误，怎么也找不 到原因，后来经过仔细的比对才发