数字逻辑设计、同步时序分析及应用

1、1数字逻辑设计、同步时序分析及应用2基本概念组合逻辑电路（combinational logic circuit）时序逻辑电路（sequential logic circuit）状态（state）、有限状态机反馈时序电路（feedback sequential circuit）时钟同步状态机（clocked synchronous state machine）Mealy型 和 Moore型3锁存器和触发器几个概念：时钟（clock）、时钟周期、时钟频率时钟信号高电平有效触发沿（clock tick）、占空比（duty cycle）双稳态元件、亚稳态特性锁存器（Latch）触发器（Flip-Fl

2、op，F/F）S-R锁存器、D锁存器主从式触发、边沿触发D触发器、T触发器、J-K触发器、S-R触发器4时钟同步状态机结构下一 状态逻辑 F 状态 存储器 时钟 输出 逻辑 G 输入输出 时钟信号 激励 当前状态激励方程驱动方程状态方程转移方程输出方程5时钟同步状态机分析由电路图确定激励方程和输出方程（组合电路）将激励方程代入触发器特征方程得下一状态Q* 状态方程（转移方程），时序的利用状态转移方程、输出方程构造状态/输出表画出状态图、波形图（可选）检查电路是否可以自启动描述电路功能6时钟同步状态机设计根据命题构造状态/输出表状态化简（状态最小化）状态编码（状态赋值）建立转移/输出表（考虑未用

3、状态的处理）选择触发器作为状态存储器得到激励方程和输出方程画逻辑电路图第8章 时序逻辑设计实践SSI型锁存器和触发器MSI器件：计数器、移位寄存器其它：文档、迭代、故障和亚稳定性7数字逻辑设计及应用88.1 时序电路文档标准一般要求：（P479）逻辑符号：边沿触发、主从输出异步预置（顶端）、异步清零（底端）状态机描述文字、状态表、状态图、状态转移列表时序图及其规范（P481）9CLOCK触发器输出组合电路输出触发器输入建立时间容限保持时间容限108.2 锁存器和触发器SSI锁存器和触发器1Q 1Q2Q2Q3Q3Q4Q4Q1,2C1D2D3,4C3D4D74x375D锁存器PRD Q CLK Q

4、CLR74x74PRJ Q CLK K QCLR74x109PRJ Q CLK K QCLR74x112P484图8-3引脚11开关消抖+5VSW_LDSW开关闭合SW_LDSW开关打开闭合第1次接触触点抖动SW_LDSW理想情况12SW_LSW0011SW_LSW0011开关闭合0011SW_LSW0011SW_LSW110013SW_LSWDSW开关闭合P486 图8-5问题： 为什么不应该同高速CMOS器件一起使用？QQLS QR Q+5V14总线保持电路ABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138EN1EN2_LEN3_LSRC0SRC1SRC2P0P1P7SDA

5、TA15多位锁存器和寄存器D QC QD QC QD QC QD QC QDIN3:0WRDOUT3:0RD回顾：锁存器的应用 多位锁存器寄存器（register）共用同一时钟的多个D 触发器组合在一起通常用来存储一组相关的二进制数。164位寄存器74x1756位寄存器74x174P488图8-91D2D3D4DCLKCLR_L178位寄存器74x374（三态输出）P489图8-10OE输出使能1874x377（时钟使能）74x273（异步清零）CLK74x374（输出使能）1974x377（时钟使能）ENEN二选一多路复用结构20寄存器（register）和锁存器（latch）有什么区别？

6、寄存器：边沿触发特性 锁存器：C有效期间输出跟随输入变化74x374输出使能8位寄存器74x373输出使能8位锁存器218.4 计数器模（modulus）：循环中的状态个数模m计数器（又称 m分频计数器）n位二进制计数器状态图中包含有一个循环的任何时钟时序电路S1S2S3SmS5S4ENENENENENENENENENENENENEN第8章 时序逻辑设计实践SSI型锁存器和触发器MSI器件：计数器、移位寄存器其它：文档、迭代、故障和亚稳定性22数字逻辑设计及应用23内容回顾时序电路文档标准定时图及其规范 锁存器和触发器SSI型锁存器和触发器应用：开关消抖、总线保持多位寄存器和锁存器248.4

7、计数器模（modulus）：循环中的状态个数模m计数器（又称 m分频计数器）n位二进制计数器状态图中包含有一个循环的任何时钟时序电路S1S2S3SmS5S4ENENENENENENENENENENENENEN25计数器的分类按时钟：同步、异步按计数方式：加法、减法、可逆按编码方式：二进制、十进制BCD码、循环码计数器的功能计数、分频、定时、产生脉冲序列、数字运算本节内容行波计数器、同步计数器MSI型计数器及其应用二进制计数器状态的译码26行波计数器（ripple counter） 利用 T 触发器实现：Q* = QQQT考虑二进制计数顺序：只有当第 i-1 位由10时，第 i 位才翻转。CLK

8、QQTQQTQQTQQTQ0Q1Q2Q327CLKQ0Q1Q2CLKQQTQQTQQTQQTQ0Q1Q2Q3速度慢，最坏情况，第n位要经过 ntTQ 的延迟时间 异步时序28同步二进制加法计数器1 0 1 1 0 1 1+ 11 0 1 1 1 0 0在多位二进制数的末位加 1，仅当第 i 位以下的各位都为 1 时，第 i 位的状态才会改变。最低位的状态每次加1都要改变。EN QT Q 利用有使能端的 T 触发器实现：Q* = ENQ + ENQ = EN Q通过EN端进行控制，需要翻转时，使 EN = 1 ENi = Qi-1 Qi-2 Q1 Q0EN0 = ? 129同步计数器1CLKQ0

9、Q1Q2C如何加入使能端？30有使能端的同步计数器CNTEN低位 LSB高位 MSB串行使能31有使能端的同步计数器CNTEN并行使能高位 MSB低位 LSB32同步二进制加法计数器1 0 1 1 0 1 1+ 11 0 1 1 1 0 0在多位二进制数的末位加 1，仅当第 i 位以下的各位都为 1 时，第 i 位的状态才会改变。最低位的状态每次加1都要改变。对于D触发器：Q* = DDi = (Qi-1 Q1 Q0) QD Q CLK Q= EN Q考虑 T 触发器：Q* = EN Q 利用 D 触发器实现：D0 = 1 Q = Q33CLKEN同步清零和预置数Q0Q1Q2Q3D0D1D2D

10、334LD_LCLR_LA计数功能的电路Qi* = (Qi-1 Q1 Q0) QQA同步清零和预置数功能P508 图 8-31354位二进制计数器74x163CLR同步清零LD同步预置数RCO进位输出ENPENT使能端进位输出清零364位二进制计数器74x16374x163的功能表01111CLK工作状态同步清零同步置数保持保持,RCO=0计数CLR_LLD_LENP ENT0111 0 1 0 1 174x161异步清零3774x163工作于自由运行模式时的接线方法38自由运行的163可以用作2、4、8和16分频计数器0123456789101112131415039其它MSI计数器74x1

11、60、74x1621位十进制（BCD）加法计数器（异、同步清零）01234567890QAQBQCQDQC、QD都是十分频，但占空比不是5040其它MSI计数器74x169可逆计数器74x160、74x1621位十进制（BCD）加法计数器（异、同步清零）UP/DNUP/DN = 1 加法计数（升序）UP/DN = 0 减法计数（降序）使能输入进位输出低电平有效41ABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138EN1EN2_LEN3_LSRC0SRC1SRC2P0P1P7SDATA如何控制地址端自动轮流选择输出Y0Y7 计数器的应用42二进制计数器状态的译码若在一次状态转移中

12、有2位或多位计数位同时变化，译码器输出端可能会产生“尖峰脉冲” 功能性冒险0123456701243 CLK 8位寄存器还有更好的办法。改进：消除“毛刺”44任意模值计数器利用SSI器件构成 时钟同步状态机设计利用MSI计数芯片构成 利用n位二进制计数器实现模m计数器分两种情况考虑： m 2n 清零法、置数法45用4位二进制计数器74x163实现模11计数器 清零法S0S1S2S3S4S12S11S10S9S8S7S6S5S13S14S15计数到1010时，利用同步清零端强制为0000。 m2n 情况46 清零法计数到1010时，利用同步清零端强制为0000。 m2n 情况用4位二进制计数器7

13、4x163实现模11计数器CLKQ0Q1Q2Q3思考：如果是74x161（异步清零）可以这样连接吗？ 利用1011状态异步清零，会出现“毛刺”47用4位二进制计数器74x163实现模11计数器 置数法 m2n 情况S0S1S2S3S4S12S11S10S9S8S7S6S5S13S14S15计数到1111时，利用同步预置数端强制输出为010148用4位二进制计数器74x163实现模11计数器 置数法 m 2n）先进行级联，再整体置零或预置数例：用74x163构造模193计数器 两片163级联得8位二进制计数器（0255） 采用整体清零法，0192 采用整体预置数法，63255 25619363

14、（P512图8-40）若 m 可以分解：m = m1m2分别实现m1和m2，再级联54CLOCK触发器输出组合电路输出触发器输入建立时间容限保持时间容限第8章 时序逻辑设计实践SSI型锁存器和触发器MSI器件：计数器、移位寄存器其它：文档、迭代、故障和亚稳定性55数字逻辑设计及应用56同步二进制加法计数器1 0 1 1 0 1 1+ 11 0 1 1 1 0 0在多位二进制数的末位加 1，仅当第 i 位以下的各位都为 1 时，第 i 位的状态才会改变。最低位的状态每次加1都要改变。 利用有使能端的 T 触发器实现：Q* = EN QENi = Qi-1 Qi-2 Q1 Q0 利用 D 触发器实

15、现：Di = (Qi-1 Q1 Q0) QiQi* = (Qi-1 Q1 Q0) QiQ0* = 1 Q057MSI计数器74x163、74x1634位二进制加法计数器（异、同步清零）74x160、74x1621位十进制（BCD）加法计数器（异、同步清零）74x1694位二进制可逆计数器计数器可以用作分频器58任意模值计数器 利用n位二进制计数器实现模m计数器分两种情况考虑： m 2nS0S1S2S3S4S12S11S10S9S8S7S6S5S13S14S15清零法、置数法级联。59计数器的级联CLOCKRESET_LLOAD_LCNTEND0D1D2D3Q4Q5Q6Q774x16374x16

16、3思考：利用低位的进位控制高位的时钟行不行？60模m计数器（ m 2n）先进行级联，再整体置零或预置数例：用74x163构造模193计数器 两片163级联得8位二进制计数器（0255） 采用整体清零法，0192 采用整体预置数法，63255 25619363 （P512图8-40）若 m 可以分解：m = m1m2分别实现m1和m2，再级联616310 = ( 0011 1111 )2 CLKCLRLDENPENTA QAB QBC QCD QD RCO74x163 CLKCLRLDENPENTA QAB QBC QCD QD RCO74x16311001111+5VCLOCKCLR_L62

17、CLKCLRLDENPENTA QAB QBC QCD QD RCO74x163 CLKCLRLDENPENTA QAB QBC QCD QD RCO74x16311001111CLOCKCLR_L+5VQ4Q5Q6Q7EN63分析下面的电路的模为多少？ CLKCLRLDENPENTA QAB QBC QCD QD RCO74x163011+5VCLOCKQD QC QB QA0 0 0 00 1 1 00 1 1 11 0 0 01 1 1 01 1 1 164练习：分析下面的电路的模为多少？ CLKCLRLDENPENTA QAB QBC QCD QD RCO74x16301+5VCLOC

18、K模12计数器QD：12分频占空比50658.5 移位寄存器（shift register）串行输入serial inputSERINSEROUT串行输出serial output串入串出移位寄存器可以使一个信号延迟n 个时钟周期之后再输出66串入并出移位寄存器结构串入serial-inSERIN1Q2QNQ并出parallel-out可以用来完成串并转换serial-to-parallelconversion67并入串出移位寄存器结构多路复用结构LOAD/SHIFTSERINSEROUT68并入并出移位寄存器结构LOAD/SHIFTSERIN1Q2QNQ69MSI移位寄存器 CLKCLRSE

19、RASERB74x164QAQBQCQDQEQFQGQH CLK CLKINHSH/LDCLRSERABCDEFGH QH74x166SERASERBP521 图 8-50704位通用移位寄存器74x194 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194S1 S0 功能0 0 保持0 1 右移1 0 左移1 1 载入左移输入右移输入714位通用移位寄存器74x19400S1S0保持S1 S0S1 S010左移01右移11载入P522 图8-51Qi* = S1S0Qi + S1S0Qi-1 + S1S0Qi+1 + S1S0INi72通用移位寄存器S1 S0 功能

20、0 0 保持0 1 右移1 0 左移1 1 载入LIN QHHQHCLR GQG CLK FQFS1 EQES0 DQDG1 CQCG2 BQBAQARIN QA74x299输入输出采用双向三态数据线P524 图8-5373 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194 CLKCLRS1S0LIND QDC QCB QBA QARINCLKCLRS1S0LINRIN移位寄存器的扩展并行输入（8位）并行输出8位74移位寄存器计数器D0 = F ( Q0 , Q1 , , Qn-1 )反 馈 逻 辑D Q CK QD Q CK QD Q CK QD Q CK QCL

21、KFF0FF1FF2FF3一般结构：75环型计数器1000010000010010有效状态其他状态D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF31000010000010010D0 D1 D2 D3 非自启动的无效状态D0 = Qn-176有效状态无效状态D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF31000010000010010D0 D1 D2 D3自启动的自校正的77扭环计数器（Johnson Counter）D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1F

22、F2FF3D0 = Qn-100001000110011101111011100110001无效有效的状态循环第8章 时序逻辑设计实践SSI型锁存器和触发器MSI器件：计数器、移位寄存器其它：文档、迭代、故障和亚稳定性78数字逻辑设计及应用79移位寄存器移位寄存器结构串入串出、串入并出、并入串出、并入并出MSI移位寄存器串入并出74x164、并入串出74x166通用移位寄存器74x194、74x299移位寄存器的应用用作计数器、序列发生器进行串/并转换80移位寄存器型计数器一般结构：反 馈 逻 辑D0 = F ( Q0 , Q1 , , Qn-1 )环形计数器：1000010000100001

23、最简单的：D0 = Qn-1反 馈 逻 辑自校正的：D0 = (Qn-2 + + Q1 + Q0)0111101111011110(Qn-2 Q1 Q0) D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF381扭环计数器：最简单的实现：D0 = Qn-1D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF31001010010101101011010110101001000001000110011101111011100110001有效状态无效状态如何得到自校正的扭环计数器？82自校正设计dddddddd最小成

24、本1、确定有效的状态循环2、对无效状态进行处理， 使其进入有效循环。Q0 Q1 Q2 Q31111000011110000Q0Q100 01 11 1000011110Q2Q3D0100001000110011101111011100110001有效无效100101001010110101101011010100101D0 = Q3 + Q2Q183= ( (Q2Q1) Q3)D0 = Q3 + Q2Q14位8状态自校正的Johnson计数器84利用通用寄存器74x194实现环形计数器Q0Q1Q2Q310CLOCKQ0Q1Q2Q3101000Q0Q1Q2Q3RESET载入Q0Q1Q2Q3CLO

25、CK自校正的85利用通用寄存器74x194实现扭环计数器 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194+5VCLOCKRESET_LS1S0接成左移形式自校正改进：（法一）D0 = Q3 + Q2Q1Q0Q1Q2Q386利用通用寄存器74x194实现扭环计数器 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194+5VCLOCKRESET_L自校正改进：（法二）利用置数每当电路出现0XX0下一状态就是0001D0 = Q3+Q0Q0Q1Q2Q387线性反馈移位寄存器（LFSR）计数器LFSR计数器 有 2n-1 种有效状态 最大长度序列发

26、生器反 馈 逻 辑D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF3移位寄存器型计数器的一般结构利用反馈逻辑可以实现 模2模16 的计数器88RESET_LCLOCK线性反馈移位寄存器（LFSR）计数器奇校验电路全0态的下一状态？反馈方程 P535 表8-21LFSR计数器 有 2n-1 种有效状态 最大长度序列发生器89伪随机序列发生器EN猜谜游戏机L1L4ERRG1G4CLOCK使能输入随机产生典型应用：产生逻辑电路的测试输入信号 用于检错及纠错码的编码和译码电路LFSR计数器90串/并转换源模块Source module目的模块 Destina

27、tion module控制电路控制电路并-串转换器串-并转换器并行数据并行数据串行数据SYNC同步脉冲9192并串转换 CLK CLKINHSH/LDCLRSERABCDEFGH QH74x166D7D6D5D4D3D2D1D0并行数据 SDATACLOCKCLOCKSYNC CLKCLRLDENPENTA QAB QBC QCD QD RCO163 CLKCLRLDENPENTA QAB QBC QCD QD RCO163计数低位计数高位时隙数位数RESET_L到目标+5V93 CLKCLRSERASERB74x164QAQBQCQDQEQFQGQHSDATACLOCK CLKCLRLDEN

28、PENTA QAB QBC QCD QD RCO163 CLKCLRLDENPENTA QAB QBC QCD QD RCO163SYNC+5V CLKEN1D 1Q2D 2Q3D 3Q4D 4Q5D 5Q6D 6Q7D 7Q8D 8Q74x377并行数据位数+5V+5V串并转换94顺序脉冲发生器利用移位寄存器构成 注意自校正（环形计数器 P530）利用计数器和译码器构成 注意“毛刺”（二进制计数器的状态译码 P513）CLKQ0Q1Q2Q395序列信号发生器 用于产生一组特定的串行数字信号例：设计一个 110100 序列信号发生器利用触发器利用计数器利用移位寄存器96利用D触发器设计一个11

29、0100序列信号发生器1、画状态转换图2、状态编码000101 表示 S0 S5S0S1S5S2S4S3/1/1/0/1/0/03、列状态转换输出表0 0 00 0 10 1 00 1 11 0 01 0 10 0 10 1 00 1 11 0 01 0 10 0 0Q2Q1Q0Q2*Q1*Q0*Y1101004、得到激励方程和输出方程 考虑未用状态的处理5、得到电路图00000197用计数器和数据选择器构成序列信号发生器74x163 CLKCLRLDENPENTA QAB QBC QCD QD RCOENABCD0D1D2D3D4D5D6D7YY74x151例：产生一个8位的序列信号 000

30、10111+5V+5V序列信号输出98用移位寄存器构成序列信号发生器例：产生一个8位的序列信号 0001011110111000Q2Q1Q00 0 00 0 10 1 01 0 10 1 11 1 11 1 01 0 0D0Q2Q1Q00100011110D01101001D = Q2Q1Q0 + Q2Q1 + Q2Q099 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194+5VCLOCKRESET_LQ0Q1Q2Q3用移位寄存器构成序列信号发生器例：产生一个8位的序列信号 0001011110111000Q2Q1Q00 0 00 0 10 1 01 0 10 1

31、11 1 11 1 01 0 0D0D = Q2Q1Q0 + Q2Q1 + Q2Q0组合逻辑100移位寄存器实现序列检测功能设计一个110串行序列检测电路，利用移位寄存器实现 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194+5VCLOCKRESET_LAZBZ当电路检测到输入A 连续出现110 时，输出Z为1输入A 连续出现110， 且输入B为1 时，输出Z为1。101迭代与时序电路PICI COPOCLK寄存器CLOCKPIjPOj串行比较器（P547）、串行加法器（P548）空间与时间的折衷102同步设计中的其他问题8.7 同步系统结构和设计方法8.8 同步设计中的障碍竞争和冒险可以不考虑（P548）时钟偏移（P553）选通时钟：设计合理的时钟使能端（P557）异步输入：利用好的同步器协调异步输入同步系统 分解 模块结构数据单元 + 控制单元data unitcontrol unit寄存器、计数器、存储器产生控制信号（状态机）（P558图8-94 、P561图8-96 、P565）103同步系统结构命令控制控制控制数据输入数据输出输 入输 出数据单元data unit控制单元control unit（状态机）时钟条件104命 令控制控制控制数据输入数据 输出输 入输 出数据单元控制单元（状态机）时钟条件时钟