《可编程逻辑实验》实验三 组合电路设计（一）

1、实验三 组合电路设计（一）1实验目的掌握设计组合逻辑电路的方法。通过开发CPLD来实现组合逻辑电路的功能。2示例（1）数选器74153的VHDL描述。源程序:Library ieee;Use ieee.std_logic_1164.all;Entity mux4 isPort(d0,d1,d2,d3:in std_logic;St,a,b:in std_logic; y:out std_logic);End;Architecture bhv of mux4 isSignal co:std_logic_vector(1 downto 0);Begin Coyyyyyyyyyyyyyyyy=”ZZ

2、ZZ”; End case;End process; End; (3) 8线.3线编码器74-148的设计源程序：Library ieee;Use ieee.std_logic_1164.all;Entity yxbm8_3 isPort(i:in std_logic_vector(7 downto 0); St:in std_logic; Y:out std_logic_vector(2 downto 0);Ys,yex:out std_logic);End;Architecture bhv of yxbm8_3 isBegin Process(i,s) Begin If st=1 then

3、 Y=”111”; Ys=1; Yex=1; Else If I(7)=0 then Y=”000”; Ys=1; Yex=0; Elsif I(6)=0 then Y=”001”; Ys=1; Yex=0; Elsif I(5)=0 then Y=”010”; Ys=1; Yex=0; Elsif I(4)=0 then Y=”011”; Ys=1; Yex=0; Elsif I(3)=0 then Y=”100”; Ys=1; Yex=0; Elsif I(2)=0 then Y=”101”; Ys=1; Yex=0; Elsif I(1)=0 then Y=”110”; Ys=1; Ye

4、x=0; Elsif I(0)=0 then Y=”111”; Ys=1; Yex=0; Elsif I=”11111111” then Y=”111”; Ys=0; Yex=1; End if; End if; End process;End;3实验内容（1）多数表决电路设计a. 要求：当输入A、B、C、D有3个或3个以上为1时输出F为1；输入为其他状态时输出为0。b. 写出实验内容的真值表及逻辑表达式。c. 编写出实现该电路的VHDL程序。d. 用MAX+plusII进行仿真。e. 将编写好的程序下载到CPLD芯片里，观察结果。（2）代码转换电路设计a. 要求：输入为8421BCD码，输出为余3码,如表4-3-2所示。b. 按照实验内容及代码转换表，写出逻辑表达式。c. 编写出实现该电路的VHDL程序。d. 用MAX+plusII进行仿真。e. 将编写好的程序下载到CPLD芯片里，观察结果。4注意事项（1）电路的编程要根据要求及真值表，要考虑输入所有可能出现的情况，尽量简洁。（2）仿真信号要包括所有端子的各种情况。（3）测试信号要包括所有端子的各种情况。5预习要求（1）复习有关组合逻辑电路的设计方法，分析其逻辑功能，写出其真值表及逻辑表达式。（2）分析输入信号的所有情况，进行记录，便于实验进行验证。（3）自己绘制激励波形，考虑输入端子的各种情况。