ADPCM语音编解码电路设计及FPGA实现

1、ADPCM语音编解码电路方案及FPGA实现比年来,多媒体技能渐渐深化到人们的生存中。P3播放器已经成为盛行的便携式音频播放装备,由于P3编码算法非常庞大,如今,一部门P3播放器的灌音成效重要基于ADP算法和DSP来实现。本文阐述了ADP语音编解码VLSI芯片的方案要领以及利用FPGA的硬件实现。ADP算法及其编解码器原理ADP(AdaptiveDifferentialPulsededulatin,自顺应差分脉冲编码调制)综合了AP的自顺应特性和DP体系的差分特性,是一种性能较好的波形编码。它的焦点头脑是:利用自顺应改变量化阶的巨细,纵然用小的量化阶去编码小的差值,利用大的量化阶去编码大的差值,

2、利用已往的样本值估算下一个输入样本的猜测值,使现实样本值和猜测值之间的差值总是最校ADP记载的量化值不是每个采样点的幅值,而是该点的幅值与前一个采样点幅值之差。ADP是利用样本与样本之间的高度相干性和量化阶自顺应来压缩数据的一种波形编码技能。ADP尺度是一个代码转换体系,它利用ADP转换技能实现64Kb/sA律或u律P(脉冲编码调制)速率和32Kb/s速率之间的彼此转换。ADP的简化框图如图1所示。ADP编解码器的输入信号是G.711P代码,采样率是8kHz,每个代码用8位表现,因此它的数据率为64Kb/s。而ADP的输出代码是“自顺应量化器的输出,该输出是用4位表现的差分信号,它的采样率仍旧

3、是8kHz,它的数据率为32Kb/s,如许就得到了2:1的数据压缩。电路的团体布局基于ADP算法,可将语音编解码VLSI芯片分成编码、解码、存储、操纵和时钟几个模块。编码模块实现数据压缩成效,将输入的P信号转换成ADP码,存储模块在操纵模块的作用下,保存编码所得的ADP码,解码模块实现解压缩成效,将ADP码转换得到P码;操纵模块的作用是操纵其他模块的和谐事情;时钟模块重要实现对外部晶振的原始时钟信号举行分频,以得到电路体系现实所需的时钟信号。电路团体布局如图2所示,此中En_en、En_de别离是编码息争码的使能信号,RST那么为复位信号。当E为“1时,RA写有用,而当E为“0时,RA读有用,

4、S为“1时,RA可举行写大概读操纵。电路方案历程本文接纳Tp-dn要领举行电路方案。重要方案流程如下:起首基于VerilgHDL运用Ative-HDL举行电路的RTL级形貌和成效仿真,将颠末成效仿真准确的步伐在Quartus开拓体系中举行综合和适配,接下来将得到的网表文件(.v)和具偶然延信息的反标文件(.sd)调入delSiSE中,并参加所选器件相应的器件库举行时序仿真,时序仿真通事后,将QuartusII得到的“*.sf文件通过JTAG设置形式下载到FPGA中举行不成掉电的现实测试,也可将“*.pf文件通过AS设置形式下载到FPGA中举行可掉电的现实测试。电路体系的顶层步伐如下。duleA

5、DP_TP(P_UT,P_IN,RERD,PLAY,LK,LK8K):paraeterADDR_IDTH=14;paraeterP_IDTH=8;inputP_IDTH-1:0P_IN;ireP_IDTH-1:0P_IN;utputP_IDTH-1;0P_UT;ireP_IDTH-1:0P_UT;inputLK,RERD,PLAY;utputLK8K;ire3:0de_in,de_ut;ireen_ender,en_deder,re_rst,pl_rst,E,S,LK_8K;ireADDR_IDTH-1:0ADDRESS;assignLK8K=LK_8K,LKGEU0(lK,RERD,LK_8

6、K);ender_neU1(P_INre_rst,en_ender,LK_8Kde_in);RAU2(ADDRESS,ES,LK_8K,de_in,de_ut);deder_neU3(pl_rstLK_8K,de_ut,en_dederP_UT);ntrllgiU4(S,re_rstpl_rst,en_ender,en_deder,EADDRESS,RERD,PLAYLK_8K);enddule予模块电路方案及仿真整个语音编解码VLSI芯片包罗编码电路、解码电路、存储电路、操纵电路和时钟电路几个部门。下面别离详细形貌关键电路的方案。1编码电路编码电路实现数据压缩成效,将输入的P信号转换成匀称的

7、P码,然后与猜测信号举行差分,得到的差分信号颠末“自顺应量化器举行压缩编码得到ADP码,ADP码被返回颠末“逆自顺应量化器以及“自顺应猜测器用来构建下一个猜测信号。编码电路仿真波形如图3所示,此中P_IN为编码器输入信号(P码),DE为编码后得到的输出信号(ADP码)。2解码电路解码电路实现解压缩成效,将ADP码颠末“逆自顺应量化器得到量化差分信号,量化差分信号与猜测值相加得到重构信号,然后转换成P码。解码电路仿真波形如图4所示,此中DE为解码器输入信号(ADP码),P_UT为解码后得到的输出信号(P码)。与图3中编解码前的P_IN比拟,可以看出解码偏向很校3其他模块操纵电路操纵其他电路模块的

8、和谐事情,在编码的同时使能存储器写入信号,使编码电路输出数据可以及时存入存储器,在解码的同时使能存储器读出信号,编码息争码不克不及同时举行。时钟电路重要实现对外部晶振的原始时钟信号举行分频,以得到电路体系现实所需的时钟信号。本体系接纳的外部晶振固有频率为14.318Hz,经太过频后可以得到8kHz时钟。存储电路在操纵电路的作用下,保存编码所得的ADP码(32Kb/s),由于只需验证电路的成效,以是只设定了2s的灌音存储空间,即64Kb存储容量。团体电路仿真在子模块电路仿真准确后,对体系团体举行仿真,可以得到图5所示波形。此次仿真输入信号P_IN鼓励接纳Testbenh产生。在编码使能信号RER

9、D为“0时,开始编码,RERD跳变到“1时,编码被屏蔽,此时解码使能信号PLAY为“0,开始解码,PLAY跳变到“1时,解码被屏蔽。从图中可以看出编码前输入信号PIN的鼓励息争码后输出PUT的相应根本切合。由于ADP算法自己是有损压缩,可以确定本电路体系的方案是准确可靠的。FPGA验证及结论本文基于FPGA验证所方案的电路。这里选用Altera公司ylne系列的EPI6Q2408器件,其内部有90Kb的存储容量,6k个逻辑单位,2个PLL。由于电路接纳8kHz采样频率,编码后的ADP码为4位,设定灌音时间为2s,以是必要64Kb存储容量:同时,方案必要约莫400个摆布的逻辑单位。以是选用此低本钱的FPGAIlp可满意方案要求,并且根本上充实利用了内部资源。此芯片的引足有240个,能满意外表的引足毗连,并且代价也易于担当。FPGA验证表