2021年复旦大学计算机科学技术计算机组成原理考研核心题库

1、 HYPERLINK 一、综合应用题 1设 CPU共有 16根地址线和 8根数据线，并用作访存控制信号，作读写命令信号(高电平读，低电平写)。 设计一个容量为 32KB，地址范围为 0000H7FFFH,且采用低位交叉编址的四体并行存储器。要求: (1)采用下面所列芯片，详细画出 CPU和存储芯片的连接图。 (2)指出图中每个存储芯片的容量及地址范围(用十六进制表示)。 图 1 【答案】32KB 四体结构的存储器可由 4 片 8K8 位存储芯片组成，由于采用低位交叉编址，因此可 用末两位地址、控制片选信号，用 13 根地址线与存储芯片的地址线相连。满足地址范围为 0000H7FFFH的存储器与

2、 CPU的连接图如图 2所示，图中每片存储芯片的地址范围如下: 图 2地址范围为 0000H7FFFH的存储器与 CPU的连接图 2 有两个浮点数 ， ，设阶码 2位，阶符 1位，数符 1位， 尾数 3位，用补码运算规则计算 X-Y的值。 【 答 案 】 设为x 的 尾 数 ， 。 又 设 为y 的 尾 数 ， 则 为x 的 阶 码 ， 第 3 页，共 73 页 ， 为 ： y 的 阶 码 ， 则 ， ， (1)对阶 阶码加 1，则 X的补码浮点格式： Y的补码浮点格式： (2)尾数相减 ， (3)规格化与舍入 0 ，阶码不相等，故小阶的尾数 ，经舍入后得 ，那么， 右移一位， ，对阶完毕。

3、HYPERLINK ， 号单元读出 100个字(主存一次读一个字)， 因为 则 ，显然需要右规。于是，将尾数右移 1位，最低有效位舍掉，阶码加 1(右规) 可知，规格化结果为：。 3某字长32位、按字节编址的计算机采用了直接映射的Cache。已知主存容量为4MB,Cache容量为4096B, 每块含 8个字。回答下列问题: (1)主存地址是多少位？Cache的地址是多少位？主存地址如何划分(分几个字段、各个字段的名称和位 数:要求划分到字节地址)？ (2)设 Cache起始为空，若 CPU依次从主存第 并按此再重复 10次，问命中率是多少？要求列示计算过程。 【答案】(1)主存地址 22位，C

4、ache地址 12位。主存地址四个字段，具体划分从高到低位如下:区号(标 记 tag)字段 10位；块号(行号)字段 7位；块内字地址字段 3位；字节地址 2位。 (2)总的访存次数为 100111100 次，其中在 Cache 中未命中的次数为 13 次(初次访问主存 0 号、8 号、16号、96号单元未命中)，故命中率为:(110013)110098.82%。 4 在 一 个8 级 中 断 系 统 中 ， 硬 件 中 断 响 应 从 高 到 低 的 优 先 顺 序 是 ： ，现在要通过设置中断屏蔽字的方法将中断处理的优先顺序改变 。 (1)应如何设置中断屏蔽字？(请在下图中填写相应的内容，

5、并规定某位为“1”表示中断屏蔽，为“0” 为： 表示中断开放。) (2)如果 CPU在执行一个应用程序的某一时刻 有 L5、L6和 L7三级中断请求同时提出，在该 L6级中 断尚未处理完时，又有 L8级中断请求到达，在处理该 L8级中断过程中，又有 L2级中断请求提出。试在 下图中画出 CFU运行程序的轨迹。 第 4 页，共 73 页 HYPERLINK 图-更新后各级中断程序的中断屏蔽码 【答案】(1)中断屏蔽字设置如表1所示。 表1-中断系统的中断屏蔽 (2)依题意，CPU的执行轨迹如图2所示。 图2-CPU的运行轨迹 5 设机器字长为 16位，定点表示时，尾数 15位，阶符 1位。 (1

6、)定点原码整数表示时，最大正数为多少？最小负数为多少？ (2)定点原码小数表示时，最大正数为多少？最小负数为多少？ 【答案】已知机器字长为 16位，定点表示时，尾数 15位，阶符 1位。那么： (1)定点原码整数表示时，当表示最大的正数，小数点应该在数值位的后面，阶符 1位，整数位 15位， 即，所以最大正数为；最小的负整数时，也是和最大的 第 5 页，共 73 页 正数 一样的， 只不过阶符 为1，表 示负数，即 。 (2)定点原码小数表示时，当表示最大的正数，则该数为 当表示最小的负数时，该数为，即。 HYPERLINK 。 显然， 该最小负数 为 ，即； 6 某一单流水线处理机，包含取指

7、、译码、执行 3个功能段。取指、译码各需 1T；在执行段，MOV操 作需 2T，ADD操作需 3T，MUL操作需 4T；各操作在 1T内取数,在最后 1T写结果。执行下面程序后按 要求分析指令流水线的功能。 (1)设计并画出流水线功能段的结构图。 (2)考虑指令数据相关性，设计并画出指令执行过程流水线的时空图。 (3)为了加快速度，可以采取哪些改进措施。 【答案】(1)功能段结构图如图 1所示。 图 1-指令的功能段结构图 (2)第 条指令取数与第条指令为数据相关，需延时一个时钟周期。第 k+2条指令取数需延 时一个时钟周期，写数与第条指令数据相关，需延时一个时钟周期。故而，可得到如表 2所示

8、 的流水线。 表 2-该三条指令形成的流水线 (3)可以釆取以下两种改进措施。 软件处理 条指令，因为该条指令无作用。 编译优化时，取消第 硬件处理 在取数相关(数据相关)时，将上一条指令在写入前的数据直接取来。不过这样一来，需要增加一条通 道 7 静态存储器和动态存储器器件的特性有哪些主要区别？ 【答案】静态存储器 SRAM主要用作高速缓冲存储器 Cache,动态存储器主要用作主存储器。在表中， 我们比较一下半导体存储器的分类和特点。 表-常见的半导体存储器的分类和特点 第 6 页，共 73 页 HYPERLINK 8 在程序查询方式输入输出的系统中，有三个不同的外围设备。假定一个查询操作需

9、要 100个时钟周期， CPU的时钟频率为 50MHz。求 CPU在以下三种情况下为输入输出查询所花费的时间比率(百分率)，假定 进行足够的查询以避免数据丢失。 (1)鼠标器必须在每秒钟进行 30次查询。 (2)软盘与 CPU的数据传输以 16位为单位进行，数据传输速率为 50KB/s。 (3)硬盘传输数据以 32位的字为单位，传输速率为 2MB/s。 (4)假设采用中断方法进行控制，每次传输仍以 16位为单位以 50KB/s的速率进行，每次传输的开销(包 括中断处理)为 100个时钟周期。求 CPU为传输软盘数据花费的时间比率。 【答案】(1)对于鼠标器，每秒查询30次，则每秒的时钟周期数为

10、： 占用的CPU时间比率为：, (2)对于软盘，每秒查询的时钟周期数为： 时钟周期/秒 占用的CPU时间比率为： (3)对于硬盘，每秒查询的时钟周期数为： 占用的CPU时间比率为： (4)CPU被中断的速率为： 传输占用的周期数为： 占用的CPU时间比率为： 9 请回答下列问题：青岛掌心博阅电子书 (1)某总线在一个总线周期中并行传送 4个字节的数据，若一个总线周期等于一个时钟周期，总线频率 为 33MHZ，问总线带宽是多少？ 第 7 页，共 73 页 HYPERLINK (2)若一个总线周期中并行传送 64位数据，总线时钟提高为 66MHZ，问总线带宽是多少？ (3)分析影响带宽的有哪些因素

11、？ 【答案】(1)当总线频率为 33MHz时，一秒钟可以有总线周期 33M个。因为一个总线周期可以并行传 送 4个字节的数据，所以总线带宽为 (2)当时钟频率为 66MHz时，一秒可以有时钟周期 66M个。每个时钟周期可以并行传输 64位信息， 即 8个字节，易求得总线带宽 (3)总线带宽是总线能提供的数据传送速率，通常用每秒传送信息的字节数(或位数)来表示。影响总线 带宽的主要因素有：总线宽度、传送距离、总线发送和接收电路工作频率限制及数据传送形式等。 10确定一台计算机的指令系统并评价其优劣，通常应从哪几个方面考虑？ 【答案】主要从以下四个方面进行考虑： (1)指令系统的完备性，以常用指令

12、齐全、编程方便为优； (2)指令系统的髙效性，以程序占内存空间少、运行速度快为优； (3)指令系统的规整性，以指令和数据使用规则统一简单、易学易记为优； (4)指令系统的兼容性，以同一系列的低档机的程序能在新的机器上直接运行为优。 11设浮点数字长为 16位，其中阶码为 5位(含 1位阶符)，尾数为 11位(含 1位数符)，写出23/128对应 的浮点规格化数的原码形式、补码形式、反码形式和阶码用移码，尾数用补码的形式。 【答案】根据题意，浮点数字长是 16位，阶码为 5位(含一位阶符)，尾数为 11位(含 1位数符)。-11 ，即 写成二进制数即-1011，-11/128 只需将-1011

13、右移 7 位即可，移位的结果为 。 则浮点规格化数的原码形式为： 浮点规格化数的补码形式为： 反码的运算规则为原码除符号位(包括阶码和尾数的符号位)之外，每位求反(包括阶码和尾数的数值 的反码形式为： 移码(又叫增码)是符号位取反的补码，一般用作浮点数的阶码，引入的目的是为了保证浮点数的机器 位)。浮点规格化数 零为全 0。 浮点规格化数阶码用移码，尾数用补码是常见的一种表述形式。的 阶 码 为1， 0011， 用 移 码 表 示 为0， 1101。 所 以 该 数 的 阶 码 用 移 码 ， 尾 数 用 补 码 表 示 为 ： 12某计算机采用 16位定长指令格式，其 CPU中有一个标志寄存

14、器，其中包含进位/借位标志 CF、零标 志 ZF和符号标志 NF，假定为该机设计了条件转移指令，其格式如下： 其中，00000为操作码，C、Z和 N分别为 CF、ZF和 NF的对应检测位，某检错位为 1时表示需检测 对应标志，需检错的标志位中只要有一个为 1 就转移，否则不转移，例如，若 C=1，Z=0，N=l,则需检测 第 8 页，共 73 页 HYPERLINK CF和 NF的值，当 CF=1或 NF=1时发生转移；OFFSET是相对偏移量，用补码表示。转移执行时，转移 目标地址为(PO+2+2XOFFSET；顺序执行时，下条指令地址为(PC)+2。请回答下列问题。 (1)该计算机存储器按

15、字节编址还是按字编址？该条件转移指令向后(反向)最多可跳转多少条指令？ (2)某条件转移指令的地址为 200CH，指令内容如下图所示，若该指令执行时 CF=0，ZF=0，NF=1， 则指令执行后 PC 的值是多少？若该指令执行时 CF=l，ZF=0，NF=0,则指令执行后 PC 的值又是多少？请 给出计算过程。 (3)实现“无符号数小于等于时转移”功能的指令中，C、Z和 N应各是什么？ (4)下图是该指令对应的数据通路示意图，要求给出图中部件的名称或功能说明。 图-该指令对应的数据通路示意图 【答案】因为该机器字长是 16位，指令长度为 16位。而且，指令顺序执行时，下一条指令的地址为 (PC

16、)+2。很显然，存储器采用字节编址。青岛掌 心博阅电子书 指令中的偏移量字段 OFFSET 采用 8 位补码表示，表示范围为一 128127,而转移目标地址计算公式 为(PO+2+2XOFFSET。而且指令采用单字长指令格式。所以，相对于当前条件转移指令，向后最多可跳转 127条指令。 指令中 C=0，Z=0，N=1，故应根据 NF的值来判断是否转移。当 CF=0，ZF=0，NF=1时，需转移。 已知指令中的偏移量为 11100011B=E3H，符号扩展后为 FFE3H,左移一位后得 FFC6H,故 PC的值(即转 移目标地址)为 200CH+2+FFC6H=1FD4H。 因为只根据 NF的值

17、来判断是否转移，当 CF=1,ZF=0，NF=0时不转移，尽管也满足了三个标志位至少 有一个为 1的条件，但是并不会发生转移。因为当前的 PC的值为 200CH，在不发生转移的情况下，PC的 值为(PC)+2,即 200CH+2=200EH。 “无符号数小于等于时转移”条件下，可以利用两个操作数 A和 B的减法运算进行比较，即 AB。 当运算结果为小于等于时，零标志位 ZF和进位/借位标志 CF都应该被检查，所以指令中的 C、Z和 N应 分别设置为 C=Z=1，N=0。 我们来对部件进行详细的分析。 部件：从图中可以观察到，该部件有P、C、Z、N、OFFSET 四个字段，而且与标志寄存器进行

18、与运算，显然该部件是指令寄存器。 第 9 页，共 73 页 HYPERLINK 部件：转移指令的地址计算公式为：(PC)+2+2XOFFSET，所以要完成偏移量 OFFSET 左移一位的 操作。乘法运算采用移位寄存器左移一位来实现，所以部件为移位寄存器。 部件：PC与 2进行加法运算，用到了加法器，但是(PC)+2之后的值与 OFFSET左移一位的结果相 加仍然需要加法器，该加法器计算结果为转移目标地址。 13比较针式、喷墨式、激光三类打印机各自的优缺点。青岛掌 【答案】针式、喷墨式、激光三类打印机的优缺点如下图所示。 图-针式、嘀墨式、激光三类打印机的优缺点比较 14列表比较 CISC处理机

19、和 RISC处理机的特点。 【答案】下表是 CISC处理机和 RISC处理机的特点比较表。 表-CISC和 RISC的特点比较 15主存的基本组成有哪些部分？各部分主要的功能是什么？ 【答案】主存储器的基本组成。 (1)储存信息的存储体。一般是一个全体基本存储单元按照一定规则排列起来的存储阵列。存储体是存 储器的核心。 (2)信息的寻址机构，即读出和写入信息的地址选择机构。这包括:地址寄存器(MAR)和地址译码器。地 第 10 页，共 73 页 HYPERLINK 址译码器完成地址译码，地址寄存器具有地址缓冲功能。 (3)存储器数据寄存器 MDR。在数据传送中可以起数据缓冲作用。 (4)写入信

20、息所需的能源，即写入线路、写驱动器等。 (5)读出所需的能源和读出放大器，即读出线路、读驱动器和读出放大器。 (6)存储器控制部件。包括主存时序线路、时钟脉冲线路、读逻辑控制线路，写或重写逻辑控制线路以 及动态存储器的定时刷新线路等，这些线路总称为存储器控制部件。 16计算机硬件有哪些部件，各部件的作用是什么？青岛掌 心博阅 电子书 【答案】计算机的硬件系统由有形的电子器件等构成的，它由运算器、存储器、控制器、输入/输出设 备及总线系统组成。 总线分为数据总线、地址总线、控制总线，其结构有单总线结构、双总线结构及多总线结构。 存储器(Memory)是用来存放数据和程序的部件。 运算器是对信息进

21、行运算处理的部件。 控制器是整个计算机的控制中心。它的主要功能是读取指令、对指令进行译码，并向计算机各部件发 出控制信号，以便执行指令。 输入设备能将数据和程序变换成计算机内部所能识别和接受的信息方式，并顺序地把它们送入存储器 中。 输出设备将计算机处理的结果以人们能接受的或其他机器能接受的形式送出。 ，则刷新信号的周期为多少毫秒？ 片。16K的 DRAM芯片内采用 128128阵列， 17机字长8位，CPU地址总线16位，数据总线8位，存储器按字节编址，CPU的控制信号线有: 储器访问请求，低电平有效)，(读写控制，低电平为写信号，高电平为读信号)。试问: (存 (1)若该机主存采用 16K

22、1位的 DRAM芯片(内部为 128128阵列)构成最大主存空间，则共需多少个 芯片？若采用异步刷新方式，单元刷新周期为 (2)若为该机配备 2K8位的 Cache,每字块 4字节，采用 4路组相联映像，则主存地址中字段块内地址、 字段 Cache组地址、字段高位标记各多少位？若主存地址为 1234H，则该地址映像到的 Cache的第几组？ (3)若 CPU执行一段时间时，Cache完成存取的次数为 2400次，主存完成的存取次数为 100次，已知 Cache 的存储周期为，主存的存储周期为。则 Cache/主存系统的平均访问时间为多少纳秒？ Cache/主存系统的效率又是多少？ 【答案】(1

23、)该机器字长 8位，CPU地址线 16位，其主存的最大存储空间为 位的芯片，需要芯片的数量为 在 2ms内刷新 128行，所以刷新信号的周期为。 位。若采用 16K1 (2)该机器配备 2K8位的 Cache,每字块 4个字节，按照字节编址方式，字段块内地址是 2位。 每个组 4个存储块，就是 4路组相联，即将四个存储块合并，在组内采用全相联映射，在组间采用直 接映射方式。Cache的空间大小可以用 2K表示，所以字段 Cache组地址 7位。因为主存的地址空间是 16 位，所以必须要用 7位作为字段高位标记。 (3)Cache完成存取的次数为 2400次，主存完成的存取次数为 100次，总共

24、完成了 2500次存取，所以 Cache的命中率为。Cache/主存系统的平均访问时间为 。 第 11 页，共 73 页 HYPERLINK 18存储字长为 16 位，采用一地址格式的指令系统，允许直接、间接、变址、基址寻址，变址寄存器和 基址寄存器均 16位，试回 【答案】 (1)若采用单字指令，共能完成 108 种操作，画出指令格式,并指出直接寻址和一次间接寻址的寻址范 围各为多少？ (2)若采用双字指令，操作码位数和寻址方式不变，指令可直接寻址的范围又是多少？画出其指令格式。 (3)存储字长不变，可采用什么方法访问容量为 8MB的主存任一地址单元，说明理由。 答:(1)系统的指令集为 1

25、08条，所以操作码位数为 7,地址码为 9,直接寻址的范围为个字。间接寻址的 个字。 (2)采用双字指令时，指令可直接寻址的范围为个字。指令格式为操作码 7 位，地址码 25 范围为 位。 (3)可使用变址寻址。该存储器按照字变址，8MB=4MW，此物理空间需要 22 位物理地址，通常变址 寄存器的长度与存储字的长度相同，因此变址寄存器也为 16 位。变址寻址的物理地址的形成满 足:EA=(X)+A，因此指令中只需要指出剩余的 4位地址就可以了。 19精简指令系统的最大特点是什么？青岛掌 【答案】精简指令系统 RISC有以下特点： (1)选取使用频率最高的一些指令，指令条数少； (2)指令长度

26、固定，指令格式种类少，寻址方式种类少； (3)只有取数/存数指令访问存储器，其余指令的操作都在寄存器之间进行； (4)采用硬布线控制器； (5)设置大量通用寄存器； (6)采用流水线技术。 20某 16位计算机中，带符号整数用补码表示，数据 Cache和指令 Cache分离。表 1给出了指令系统中 和 Rd表示寄存器，mem表示存储单元地址，(x)表示寄存器 x或存储单元 x的内 部分指令格式，其中 容。 表 1 该计算机采用 5段流水方式执行指令，各流水段分别是取指 IF、译码/读寄存器 ID、执行/计算有效地 址 EX、访问存储器 M、结果写回寄存器 WB，流水线采用“按序发射，按序完成”

27、方式，没有采用转发 技术处理数据相关，并且同一寄存器的读和写操作不能在同一个时钟周期内进行。请回答下列问题。 中，则执行指令“”后，的内容是多少？ (1)若 int型变量 x的值为513,存放在寄存器 (用十六进制表示) (2)若某个时间段中，有连续的 4条指令进入流水线，在其执行过程中没有发生任何指令段阻塞，则执 行这 4条指令所需的时钟周期数为多少？ 第 12 页，共 73 页 HYPERLINK (3)若高级语言程序中某赋值语句为 x=a+b,x，a 和 b 均为 int 型变量，它们的存储单元地址分别为 和 。该语句对应的指令序列及其在指令流水线中的执行过程如表 2所示。 表 2-指令

28、序列机器执行过程示意图 则这 4条指令执行过程中， 的 ID段和的 IF段被阻塞的原因各是什么？ (4)若高级语言程序中某賦值语句为，x和 a均为 unsigned int型变量，它们的存储单元地 )为 FDFFH。右移 1位后，髙位补 1得, )为 FEFFH。 址分别表示为 。则执行这条语句至少需要多少个时钟周期？要求模访图 2画出这条语句对应的指 令序列及其在流水线中的执行过程示意图。 【答案】(1)在该计算机内部，带符号整数用补码表示。x的机器码为 即指令执行前，寄存器的内容( 指令执行后寄存器的内容( ， 即 (2)该计算机采用 5段流水线方式执行指令，4条指令的执行过程中，第一条指

29、令经过 5个时钟周期执 行完毕，在接下来的 3个时钟周期每个时钟周期有一条指令执行完毕，总共需要 8个时钟周期。 (3)由表 3可知，由于与和都存在数据相关，需等到和将结果写回寄存器后，才能读寄存器 内容，所以的 ID段被阻塞；由于的前一条指令在 ID段被阻塞，所以的 IF段被阻塞。 表 3-水流的理处殊特行进关相据数对未 (4)因为操作有加法(对应第 1种)和左移(对应第 1种)两种方法实现。 其实，这两种执行方案对应的流水线都是一样的，我们按照第 2种实现方法来分析。第一条指令是 将内存单元 x的内容读到地址寄存器，第二条指令将内存单元 a的内容读到寄存器。第 3条指令再对 寄存器中的数左

30、移 1位，必须等到第 1条指令执行结束，数据成功读取到寄存器，才能将数据读出。 所以第三条指令的 ID应该安排在第 6个时间单元。 第 4 条指令完成两个寄存器和的内容相加，必须等到两个数(x)和(a)都被送到寄存器之后，方可 读寄存器。所以，ID阶段必须安排在第 10个时间单元。 第 13 页，共 73 页 第 5 条指令将寄存器 个时间单元)之后再读寄存器 HYPERLINK 中运算结果写回内存单元，所以必须等到第 4 条指令完成写回操作(第 13 ，即在第 14个时间单元安排第 5条指令的 ID操作。 对应的执行过程示意图如表 3所示。 表 3-该 5条指令的流水线示意图 综上，执行这条

31、语句至少需要 17个时钟周期。 21控制器有哪几种控制方式？各自有什么特点？ 【答案】控制器的控制方式可以分为 3种:同步控制方式、异步控制方式和联合控制方式。 同步控制控制方式的各项操作都由统一的时序信号控制，在每个机器周期中产生统一数目的节拍电位 和工作脉冲。这种控制方式设计简单，容易实现；但是对于许多简单指令来说会有较多的空闲时间，造成 较大数量的时间浪费，从而影响了指令的执行速度。 异步控制方式的各项操作不采用统一的时序信号控制，而根据指令或部件的具体情况决定，需要多少 时间，就占用多少时间。异步控制方式没有时间上的浪费，因而提髙了机器的效率，但是控制比较复杂。 联合控制方式是同步控制

32、和异步控制相结合。 22某计算机的主存-Cache存储器层次采用组相联映射方式，字块大小为 64字。Cache存储器容量为 32 字块，按 4字块分组，主存储器容量为 1024字块。 问:主存地址共需多少位？主存地址字段如何划分，各需多少位？假设 Cache存储器起始时为空，CPU 依次读出 3072个字，采用 LRU(近来最少使用)替换算法，求命中率。 【答案】主存储器容量为 1024字块，需 10位表示；字块大小为 64字，需 6位表示，所以主存地址 从主存单元 共需 16位。 主存地址字段划分为块标记、组号、组内块号和块内地址。Cache存储器容量为 32字块，按 4字块分 组，组内块号

33、为 2位，共 8组，所以组号为 3位，块内地址为 6位。因为主存地址 16位，所以块标记为 163265位。所以，主存地址格式如表 1所示。 表 1主存地址格式 主存单元 示。 ，按 64字为一块共 48块，块号为。Cache主存的映射关系如图所 第 14 页，共 73 页 HYPERLINK 图-Cache主存的映射关系图 从主存单元依次读出 3072个字，相当于依次读出 48个块。每次读块的第一个字是不命中的。由于每 一个块读完以后每个接下来要访问的字都在 Cache 中，无须再读主存中的块了，所以命中率是 。 23有一个具有 22位地址和 16位字长的存储器，由 512K4位 DRAM芯

34、片构成。问 (1)该存储器能存储多少个字节的信息？ (2)总共需要多少 DRAM芯片？需要多少位地址作芯片选择？ (3)还有其他的办法扩充字容量吗，和上面的方法有什么区别？ 。 ；采用字位同时扩展，故需要 3位地址作为芯 【答案】(1)该存储器能存储的信息为: (2) 片选择。 (3)扩大字容量还可以采用低位交叉(多体交叉)的办法，这样扩充的优点是，可以使连续地址的字分布 于不同的模块中，从而可对这些字并行访问，提高速度。 24微程序控制的基本思想是什么？ 【答案】微程序控制的基本思想是:仿照通常的解题程序的方法，把操作控制信号编成所谓的“微指 令”，存放到一个只读存储器里，当机器运行时，一条

35、又一条地读出这些微指令，从而产生全机所需要的 各种操作控制信号，使相应部件执行所规定的操作。 25已知被校验的数据为 101101，求其海明校验码。青岛掌 心博阅电子书 提示：先决定校验位的位数 r=4，然后根据编码规则决定海明校验位的位置和数据位的位置，最后用 偶校验法求出校验位的值。 【答案】(1)确定校验码的位数 当 r=4时，共有 16种状态，大于 k+r+1=11，故选用 r=4，校验位至少取 4位。 第 15 页，共 73 页 HYPERLINK (2)确定校验位的位置 的二进制序号 的序号是 6，可以用 2+4表示； 的序号是 10，可以用 2+8表示。 的序号是 7，可以用 1

36、+2+4表示； 按海明码生成法规定，海明校验位第 i 位应放在的海明位置上。数据位应由低到高依次插空放在 其他海明位上，即，如下表所示。 表海明码各位的数据 (3)分组 按海明码生成法规定，每个数据位由多个校验位进行校验，但被校验数据的海明位号要等于校验该位 数据的各位校验位的海明位号之和。 按海明码生成法规定，用偶校验法生成校验位，校验位之值为各被校验位数据之和。 是 3，可以用序号 1+2表示；的序号是 5，可以用序号 1+4表示； 的序号是 9，可以用 1+8表示； 显然，我们可以根据校验位的位数将数据分为 4组： 第一组 第二组 第三组 第四组 可得校验位如下： ； ； ； ； 在本例

37、中，被校数据为 101101，即 最后得到被校验数据 101101的海明码为 1011100100。 ，故 26已知指令字长为 12位，每个地址 3位。试采用扩展操作码的方式，设计 4条三地址指令、16条二地 址指令、64条单地址指令和 16条零地址指令。青岛掌 心博 阅电子书 (1)画出操作码扩展图； (2)计算操作码平均长度。 【答案】(1)根据题意，设计 4条三地址指令，取指令字长 12位中的前 3位的 000、001、010、011作 为操作码；设计 16条 2地址指令，可以取操作码字段为 100000到 101111；64条单地址指令可以采用操作 码 1100000001101111

38、11；16条 0地址指令可采用操作码 111000000000到 111000001111。操作码扩展过 程如下图所示。 第 16 页，共 73 页 HYPERLINK 图-操作码扩展过程 (2)操作码平均长度 L: ，按浮点运算步骤，求 x+y。 27设 (舍入采用“0舍 1入”法) 【答案】为方便人工计算，设浮点数格式为：阶码 5 位，用双符号补码(即变形补码)表示，以便判断 阶码是否溢出；尾数 8位，用双符号补码表示，便于规格化处理。 由于 y未规格化，将其规格化为。于是有 (1)求阶差并对阶 由于 (2)尾数相加 (3)规格化处理 尾数运算结果 ，所以无须对阶。 未规格化，应向右规格化

39、处理，即尾数右移 1 位，阶码加 1，得 。 (4)舍入处理 由于尾数是负数的补码，且保护位1为 1，需要按“0 舍 1 入”法，应作舍去处理，结果为 。 (5)判溢出 由于阶码两个符号位相同(符号位 00)，所以阶码未产生溢出，运算结果正确，即 将该结果由补码转成原码，即。 第 17 页，共 73 页 HYPERLINK 28某计算机的 CPU主频为 500MHZ，CPI为 5(即执行每条指令平均需 5个时钟周期)。假定某外设的数 据传输率为 0.5MB/S，采用中断方式与主机进行数据传送，以 32 位为传输单位.对应的中断服务程序包含 18条指令，中断服务的其他开销相当于 2条指令的执行时

40、间。请回答下列问题,要求给出计算过程。 (1)在中断方式下,CPU用于该外设 I/O的时间占整个 CPU时间的百分比是多少？ (2)当该外设的数据传输率达到5MB/s时，改用DMA方式传送数据。假设每次DMA传送大小为5000B， 且 DMA预处理和后处理的总开销为 500个时钟周期，则 CPU用于该外设 I/O的时间占整个 CPU时间的 百分比是多少？(假设 DMA与 CPU之间没有访存冲突)。青岛掌 【答案】(1)在中断方式下，每 32位(4B)被中断一次，故每秒中断 次 1秒钟用于中断的时钟周期数为 因为 CPU主频为 500MHz,所以 CPU用于该外设 I/O的时间占整个 CPU时间

41、的百分比是 (2)在 DMA方式下，每秒进行 DMA操作次，1秒钟之内用于 DMA操作的时钟周 个。 因为 CPU主频为 500MHz,故在 DMA方式下，CPU用于该外设 I/O的时间占整个 CPU时间的百分比 期数为 是： 。 29若某计算机有 5 级中断，中断响应优先级由高到低为 ，为了改变中断处理 的优先次序，现将各级中断程序的中断屏蔽码重新设置如下图所示，表中设“1”为屏蔽，“0”为开放。 请回答下列问题： (1)改变后的中断处理次序是怎样的？ (2)若在运行主程序的时刻，同时出现了这 5 级的中断请求，试在下面所给坐标下图中画出 CPU 运 行程序的轨迹。 图-更新后各级中断程序的

42、中断屏蔽码 【答案】(1)根据题意，可知改变后的中断处理次序为。 (2)在时刻，同时出现了5级的中断请求，其在坐标图中对应的CPU运行程序的轨迹如下图所示。 第 18 页，共 73 页 HYPERLINK 图-CPU的运行轨迹 30假设某计算机的 CPU主频 80MHz，CPI为 4，并且平均每条指令访存 1.5次，主存与 Cache之间交 换的块大小为 16B，Cache的命中率为 99%，存储器总线的宽度为 32位。请回答以下问题。 (1)该计算机的 MIPS数是多少？平均每秒 Cache缺失的次数是多少？在不考虑 DMA传送的情况下， 主存带宽至少达到多少才能满足 CPU的访存要求？青岛

43、掌 心博阅电子书 (2)假定在 Cache 缺失的情况下访问主存时，存在 0.0005%的缺页率，则 CPU 平均每秒产生多少次缺 页异常？若页面大小为 4KB，每次缺页都需要访问磁盘，访问磁盘时 DMA传送采用周期挪用的方式，磁 盘 I/O接口的数据缓冲寄存器为 32位，则磁盘 I/O接口平均每秒发出的 DMA请求次数至少是多少？ (3)CPU和 DMA控制器同时要求使用总线传输数据时，哪个优先级更高？为什么？ (4)为了提高性能，主存采用 4体交叉存储模式，工作时每 1/4个存储周期启动一个体。若每个体的存 储周期为 50ns，则该主存能够提供的最大带宽是多少？ 【答案】(1)计算机CPU

44、主频为80MHz,CPI为4,平均每秒CPU执行的指令数=80M/4=20M，所以MIPS=20。 因为每秒CPU执行的指令数为20M条，Cache的命中率为99%，平均每秒Cache缺失的次数=20M1.5 (199%)=300K。当Cache缺失时，CPU需访问主存。主存与Cache之间传送数据以块为单位，块大小为16B， 可知主存带宽=16B300K/s=4.8MB/s。所以，在不考虑DMA传送的情况下，主存带宽至少达到4.8MB/s才 能满足CPU的访存要求。 (2)Cache缺失的情况下，CPU访问主存。因为平均每秒Cache缺失的次数为300K次，而缺页率为 0.0005%，所以平

45、均每秒缺页次数为300K0.0005%=1.5次。 页面大小为4KB，在缺页情况下，要将页面的所有内容调入内存。由于存储器总线带宽为32位，所以 每传送32位数据，磁盘I/O接口要发出一次DMA请求，这样平均每秒磁盘发出的DMA请求的次数至少为1.5 4KB/4B=1.5K次，即1.51024=1536次。 (3)CPU和DMA控制器同时要求使用存储器总线时，DMA请求优先级更高，若DMA请求得不到及时响 应，I/O传输数据可能会丢失。 (4)存储体开始启动时，需要50ns，但是之后能在50ns/4的时间内启动一个存储体，我们根据后者来计 算平均带宽，得4体交叉存储器模式能提供的最大带宽=44

46、B/50ns=320MB/S。 第 19 页，共 73 页 HYPERLINK 31指令流水线有取指(IF)、译码(ID)、执行(EX)、访存(MEM)、写回寄存器(WB)五个过程段，共有 12 条指令连续输入此流水线。青岛掌心博阅电子书 ； (2)求流水线的实际吞吐率(单位时间里执行完毕的指令数)； (1)画出流水处理的时空图，假设时钟周期为 (3)求流水线的加速比； (4)求流水线的效率。 【答案】(1)画出流水线时空图如下图所示。 图-指令流水处理的时空图 (2)流水线的实际吞吐率为: (3)流水线的加速比为: (4)流水线的效率为: 32设 x=18，y=+26，数据用补码表示，用带求

47、补器的阵列乘法器求出乘积 xy，并用十进制数乘法进行 验证。 【答案】符号位单独考虑：X为正符号用二进制表示为 0，Y为负值符号用 1表示。 两者做乘法，如下： 可见，运算结果为 111010100B，将该结果转换为十进制就是 468。 符号位进行异或操作，0异或 1得 1，所以二进制结果为 利用十进制乘法检验，-1826=-468，说明计算结果正确。 ，转换为十进制就是-468。 33动态存储器为什么需要定时刷新？CPU能否在刷新期间访问存储器？如何进行控制？ 【答案】DRAM存储位元是基于电容器上的电荷量存储，这个电荷随着时间和温度而减少，因此需要 第 20 页，共 73 页 HYPERL

48、INK 定期刷新，以保持它们原来记忆的正确信息。 对于集中式刷新，CPU不能在刷新期间访问存储器，对于分散式刷新，可以对存储器中没有正在刷新 的行进行访问。 集中式刷新有固定的刷新周期，当刷新时间到来时，数据线输出被封锁，刷新结束后再开始正常的读、 写操作。 分散式刷新有固定的刷新周期，但是每次刷新单位为行，没有被刷新到的行可以让 CPU。 34什么是闪速存储器？它有哪些特点？ 【答案】闪速存储器是髙密度、非易失性的读/写半导体存储器。从原理上看，它属于 ROM型存储器， 但是它又可随机改写信息；从功能上看，它又相当于 RAM。所以，传统 ROM与 RAM的定义和划分已失 去意义。因而，它是一

49、种全新的存储器技术。 闪速存储器具有以下特点: (1)固有的非易失性； (2)廉价的髙密度； (3)可直接执行； (4)固态性能。 35一条双字长的取数指令(LDA)存于存储器的 100和 101单元，其中第一个字为操作码和寻址特征 M， 第二个字为形式地址。假设 PC 当前值为 100,变址寄存器 XR 的内容为 100，基址寄存器的内容为 200,存 储器各单元的内容如下表所示。 表-存储器各单元的内容 写出在下列寻址方式中，取数指令执行结束后，累加器 AC的内容。 (1)直接寻址； (2)立即寻址； (3)间接寻址； (4)相对寻址； (5)变址寻址； (6)基址寻址。 【答案】(1)直

50、接寻址的指令地址码字段直接给出了数据的内存地址。根据指令的结构可知指令的第二 字为 300,表示形式地址。那么，在直接寻址方式下，操作数应该是 800。在取指令结束之后，该数据被取 到累加器 AC中，所以 AC的内容为 800。下面各题类似，不再赘述这句话。 (2)立即寻址方式下，指令的地址字段 300表示的就是操作数本身。 (3)在间接寻址方式下，地址码字段给出的是操作数地址的地址。所以，操作数的有效地址为 800,存放 在该位置的操作数为 600。 (4)相对寻址的操作数有效地址为 PC值与形式地址之和。显然，PC值为 100,在执行完取指令操作之后， PC的值加 2(因为指令是双字长指令

51、)变成 102。形式地址为 300,所有有效地址为 402。存放在地址 402的操 作数是 500。 (5)变址寻址方式下，操作数的有效地址等于变址寄存器的内容加上形式地址，即 100+300=400。存放 第 21 页，共 73 页 HYPERLINK 在地址 400的操作数是 700。 (6)在基址寻址方式下，操作数的有效地址等于基址寄存器的内容加上形式地址，即 200+300=500。存 放在地址 500的操作数是 200。 36设机器字长为 16位，分别按 4，4，4，4和 5，5，3，3分组后，青岛掌 (1)画出按两种分组方案的单重分组并行进位链框图，并比较哪种方案运算速度快。 (2

52、)画出按两种分组方案的双重分组并行进位链框图，并对这两种方案进行比较。 (3)用 74181和 74182画出单重和双重分组的并行进位链框图。 【答案】(1)分组如图 1所示。 由图可知，当 经过产生 形成之后，经过 。 分组如图 2所示。 (2) 图 1 产生 图 2 单重分组进位链 ；经过产生；经过产生； 单重分组进位链 由图 2可知，当 形成之后，经过产生 分组如图 3所示。 ；经过产生；经过产生； 经过 生。 可见，两种分组方案的单重分组并行进位链运算速度是一样快的。 分组只需略作修改即可，这里不再给出图。 图 3 由图 3可以得知，当形成之后，经过 双重分组进位链 产生、；经过产生、

53、 第 22 页，共 73 页 、；经过产生、 数有关，与组内位数无关。 HYPERLINK 。可见，分组并行进位的最长进位时间只与组数和级 (3)74181是 4位片，无法进行 5-5-3-3分组，只能 4-4-4-4分组。其单重分组和双重分组并行进位链两 种方案分别如图 4、图 5所示。 图 4单重分组并行进位链 图 5双重分组并行进位链 37总线的集中式仲裁有哪几种方式？各有什么优缺点？ 【答案】总线判优控制(或称仲裁逻辑)解决多个部件同时申请总线时的使用权分配问题，分为集中式 和分布式两种，前者将控制逻辑集中在一处(如在 CPU中)，后者将控制逻辑分散在与总线连接的各个部件 或设备上。

54、集中査询方式有以下三种。 (1)链式查询方式 优点：只用很少几根线就能按一定的优先次序实现总线仲裁，容易扩充设备。 缺点：对查询链的电路故障很敏感，如果第 个设备的接口中有关联的电路有故障，那么该设备以后 的所有设备都不能进行工作了；而且链式査询方式的优先级比较固定，如果优先级高的设备出现频繁请求， 那么低优先级的设备可能长期不能使用总线。 (2)计数器定时查询方式 优点：优先级可以变动，比较灵活。 缺点：增加了线数，所以增加了成本。 (3)独立请求方式 优点；响应时间快，确定优先响应次序所花费的时间少，控制优先次序也比较灵活。 缺点：比较复杂，实现比较困难。 第 23 页，共 73 页 HY

55、PERLINK 38设 CPU中各部件及其相互连接关系如下图所示。图中 W是写控制标志，R是读控制标志，和是 暂存器。 图 CPU中各部件及其相互连接关系图 的操作(即 ALU可以对它的一个源操作数完成加 1的运算)。要求以最少的节拍写出取指周期全部微操作命令及节拍安排。青岛掌 心博阅电子书 ( 为立即寻址特征，隐含的操作数在 ACC中)在执行阶段所需的微操作命令 (1)假设要求在取指周期由 ALU完成 (2)写出指令 及节拍安排。 【答案】(1)由于需由 ALU完成，因此 PC的值可作为 ALU的一个源操作数，靠控制 ALU做+1运算得到(PC)+1,结果送至与 ALU输出端相连的 冲突的问

56、题，故取指周期的微操作命令及节拍安排如下: ，然后再送至 PC。此题的关键是要考虑总线 (2)立即寻址的加法指令执行周期的微操作命令及节拍安排如下: 39CPU执行一段程序时，Cache完成存取的次数为 1900次，主存完成存取的次数为 100次，已知 Cache 存取周期为，主存存取周期为，求 Cache/主存系统的效率和平均访问时间。 【答案】CPU 执行完一段程序时,Cache 完成的存取次数为，主存完成存取的次数为 ，所以 Cache的命中率 Cache存取周期为，主存存取周期为，那么平均访问时间 。 故而，Cache/主存系统的效率为 40用补码运算方法求 x+y=?，x-y=?，指

57、出结果是否溢出。 (1)x=0.1001，y=0.1100； (2)x=-0.0100，y=0.1001。 【答案】(1)因为 X=0.1001，所以；因为 Y=0.1100，所以。那么， 。显然，因为双符号位相异，所以结果产生 第 24 页，共 73 页 溢出。 因为，所 HYPERLINK 以。我们知道， 。显然，补码 11.1101 对应的原码为 ，Y=0.1001， 。 。我们知道， =11.1100+11.0111=11.0011。显然，补码 11.0011 对应的原码为 11.l101，即 11.0011，即 X-Y=-0.0011。 (2)X=-0.0100 = 因为一Y=ll.

58、1001，所以 X-Y=-0.1101。 41画出 DMA方式接口电路的基本组成框图，并说明其工作过程(以输入设备为例)。 【答案】DMA方式接口电路的基本组成框图如下图所示。青岛掌 心博阅电子书 图-DMA接口电路 。那么， 以数据输入为例，具体操作如下： (1)从设备读入一个字到DMA的数据缓冲寄存器BR中，表示数据缓冲寄存器“满”(如果I/O设备是面向字 符的，则一次读入一个字节，组装成一个字)； (2)设备向DMA接口发请求(DREQ); (3)DMA接口向CPU申请总线控制权(HRQ); (4)CPU发回HLDA信号，表示允许将总线控制权交给DMA接口； (5)将DMA主存地址寄存器

59、中的主存地址送地址总线； (6)通知设备已被授予一个DMA周期(DACK)，并为交换下一个字作准备； (7)将DMA数据缓冲寄存器的内容送数据总线； (8)命令存储器作写操作； (9)修改主存地址和字计数值； (10)判断数据块是否传送结束，若未结束，则继续传送;若已结束，(字计数器溢出)，则向CPU申请程 序中断，标志数据块传送结束。 42假定某数组元素按行优先顺序存放在主存中，则以下两段伪代码 A和 B中: (1)分析两段代码中对数组访问的时间局部性和空间局部性； (2)分析变量 SUM的时间局部性和空间局部性； 第 25 页，共 73 页 HYPERLINK (3)分析 for循环体对指

60、令访问的时间局部性和空间局部性。 【答案】先来看一点预备知识:时间局部性是一旦一个指令被执行了，则在不久的将来，它可能再被执 行，亦可理解成某一个存储单元被访问了，那么在不久的将来，它也会被很快访问(体现在“某一个固定的 位置被重复访问”)。空间局部性是一旦在一个指令中一个存储单元被访问，那么它附近的单元也将很快被 访问(体现在“某一个位置的附近的位置”)。 (1)由题可知，数组按照行优先的顺序存放。程序 A中对数组访问是按行优先方式进行的， 每一次取该数组的下一个存储位置的整数和当前的 Sum相加，当访问了某一个位置时，该位置邻近的位置 的数值也会很快被取出来相加，故有很好的空间局部性。但由