建立时间和保持时间

1、建立时间（Tsu：set up time）是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器；保持时间（Th：hold time）是指数据稳定后保持的时间，如果保持时间不满足要求那么数据同样也不能被稳定的打入触发器。建立与保持时间的简单示意图如下图1所示。图1 保保持时间间与建立立时间的的示意图图在FFPGAA设计的的同一个个模块中中常常是是包含组组合逻辑辑与时序序逻辑，为了保保证在这这些逻辑辑的接口口处数据据能稳定定的被处处理，那那么对建建立时间间与保持持时间建建立清晰晰的概念念非常重重要。下下面在认认识了建建立时间间与

2、保持持时间的的概念上上思考如如下的问问题。举举一个常常见的例例子。图2 同同步设计计中的一一个基本本模型图22为统一一采用一一个时钟钟的同步步设计中中一个基基本的模模型。图图中Tcco是触触发器的的数据输输出的延延时；TTdellay是是组合逻逻辑的延延时；TTsettup是是触发器器的建立立时间；Tpdd为时钟钟的延时时。如果果第一个个触发器器D1建建立时间间最大为为T1mmax，最小为为T1mmin，组合逻逻辑的延延时最大大为T22maxx，最小小为T22minn。问第第二个触触发器DD2立时时间T33与保持持时间TT4应该该满足什什么条件件，或者者是知道道了T33与T44那么能能容许的的

3、最大时时钟周期期是多少少。这个个问题是是在设计计中必须须考虑的的问题，只有弄弄清了这这个问题题才能保保证所设设计的组组合逻辑辑的延时时是否满满足了要要求。下面面通过时时序图来来分析：设第一一个触发发器的输输入为DD1，输输出为QQ1,第第二个触触发器的的输入为为D2，输出为为Q2；时钟钟统一在在上升沿沿进行采采样，为为了便于于分析我我们讨论论两种情情况即第第一：假假设时钟钟的延时时Tpdd为零，其实这这种情况况在FPPGA设设计中是是常常满满足的，由于在在FPGGA 设设计中一一般是采采用统一一的系统统时钟，也就是是利用从从全局时时钟管脚脚输入的的时钟，这样在在内部时时钟的延延时完全全可以忽忽

4、略不计计。这种种情况下下不必考考虑保持持时间，因为每每个数据据都是保保持一个个时钟节节拍同时时又有线线路的延延时，也也就是都都是基于于CLOOCK的的延迟远远小于数数据的延延迟基础础上，所所以保持持时间都都能满足足要求，重点是是要关心心建立时时间，此此时如果果D2的的建立时时间满足足要求那那么时序序图应该该如图33所示。从图图中可以以看出如如果：T-Tcoo-TddelaayTT3即： Tddelaay T-TTco-T3那么么就满足足了建立立时间的的要求，其中TT为时钟钟的周期期，这种种情况下下第二个个触发器器就能在在第二个个时钟的的升沿就就能稳定定的采到到D2，时序图图如图33所示。图3

5、符符合要求求的时序序图如果果组合逻逻辑的延延时过大大使得T-Tcoo-TddelaayTT3这也也就是要要求的DD2的建建立时间间。从上上面的时时序图中中也可以以看出，D2的的建立时时间与保保持时间间与D11的建立立与保持持时间是是没有关关系的，而只和和D2前前面的组组合逻辑辑和D11的数据据传输延延时有关关，这也也是一个个很重要要的结论论。说明明了延时时没有叠叠加效应应。第二二种情况况如果时时钟存在在延时，这种情情况下就就要考虑虑保持时时间了，同时也也需要考考虑建立立时间。时钟出出现较大大的延时时多是采采用了异异步时钟钟的设计计方法，这种方方法较难难保证数数据的同同步性，所以实实际的设设计中

6、很很少采用用。此时时如果建建立时间间与保持持时间都都满足要要求那么么输出的的时序如如图5所所示。图5 时时钟存在在延时但但满足时时序从图图5中可可以容易易的看出出对建立立时间放放宽了TTpd，所以DD2的建建立时间间需满足足要求：TppdTT-Tcco-TT2maaxT3由于于建立时时间与保保持时间间的和是是稳定的的一个时时钟周期期，如果果时钟有有延时，同时数数据的延延时也较较小那么么建立时时间必然然是增大大的，保保持时间间就会随随之减小小，如果果减小到到不满足足D2的的保持时时间要求求时就不不能采集集到正确确的数据据，如图图6所示示。这时时即T（TppdTTco-T2mmin）T44 即TT

7、coT2mmin-TpddTT4从上上式也可可以看出出如果TTpd0也就就是时钟钟的延时时为0那那么同样样是要求求TcooT22minnT44，但是是在实际际的应用用中由于于T2的的延时也也就是线线路的延延时远远远大于触触发器的的保持时时间即TT4所以以不必要要关系保保持时间间。图6 时时钟存在在延时且且保持时时间不满满足要求求下面用数数字来说说明一下下加深理理解（以以下举例例暂不考考虑hoold timme）：建立时间间Tseetupp=Tddelaay+ Tcoo- TTpd假假设Tcco（触触发器固固有的建建立时间间）= 2nss 假假设1，Cloock Dellay =0，Datta

8、ddelaay=0，那么数数据poort的的新数据据必须在在时钟pportt的时钟钟沿到来来之前22ns赶赶到数据据porrt，才才能满足足触发器器的Tcco。 假假设2，Cloock dellay=0，daata Dellay = 33ns，那么数数据poort的的新数据据必须在在时钟pportt的时钟钟沿到来来之前55ns就就得赶到到数据pportt，其中中的3nns用来来使新数数据从数数据poort赶赶到触发发器的DD端(由由于daata Dellay ），剩剩下的22ns用用来满足足触发器器的Tcco。 假设设3，CClocck ddelaay=1nss，ddataa Deelayy

9、= 3nss，由于于时钟pportt的时钟钟沿推后后1nss到达触触发器的的时钟端端，那么么数据pportt的新数数据只需需在时钟钟porrt的时时钟沿到到来之前前4nss赶到数数据poort即即可。 假设设4，假假设时钟钟的周期期T=44ns，即你的的系统需需要运行行在2550M频频率上，那么以以上的假假设中，假设22显然是是不成立立的，也也就是说说在假设设2的情情况下，你的系系统运行行频率是是低于2250MM的，或或者说在在2500M系统统里是有有settup timme vviollatiion的的。在假假设2的的情况下下，由于于Tcoo及Tppd均是是FPGGA的固固有特性性，要想想满

10、足44ns的的T，那那么唯一一你能做做的就是是想方设设法减小小Tdeelayy，也就就是数据据路径的的延时。即所谓谓的找出出关键路路径，想想办法优优化之。 总总结，在在实际的的设计中中，对于于一个给给定的IIC,其其实我们们很容易易看到TT，Tppd，TTsettup，Th都都是固定定不变的的（在跨跨时钟域域时，TTpd会会有不同同），那那么我们们需要关关心的参参数就是是Tdeelayy，即数数据路径径的延时时，控制制好了这这个延时时，那我我们的设设计就不不会存在在建立时时间和保保持时间间不满足足的情况况了！后记：有有个著名名的笔试试题,这这样说道道：时钟钟周期为为T,触触发器DD1的建建立时

11、间间最大为为T1mmax，最小为为T1mmin，该触发发器的数数据输出出延时为为Tcoo。组合合逻辑电电路最大大延迟为为 T22maxx,最小小为T22minn。假设设D1在在前，DD2去采采样D11的数据据（实际际就是对对图2的的文字描描述），问，触触发器DD2的建建立时间间T3和和保持时时间应满满足什么么条件。这里给给出一个个简易公公式供大大家死记记一下，以下两个个公式确确定了DD2的TTsettup和和Thoold：1) DD1的TTco + mmax数数据链路路延时 + DD2的TTsettup TT（即TT3 DD2的TTholld（即即T4 TTco + TT2miin）其实上面面的式22可以从从T3+T4=T推出出，不过过要注意意把1)中的TT2maax改为为T2mmin即即可。总之，建建立时间间长了，保持时时间