3b-ego1配套实验vivado、三分频器_第1页
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文档简介

1、实验三、分频器一、创建工程1、仿照实验一的流程，创建一个新的工程 “lab3_div_clk”。二、添加源文件2、仿照实验二的流程，添加各模块的源文件（顶层模块 dic_clk.v、偶数倍分频器模块dive_clk.v、奇数倍分频器模块 divo_clk.v）。三、仿真3、仿照实验二的流程，添加仿真文件 sim_div.v。Xilinx 全球合作伙伴14、在左侧 “Flow Navigator” 一栏中的 “Simulation” 下点击 “Run Simulation”，选择 “Run Behavior Simulation”，进入仿真界面。调整界面布局，通过 “Zoom Fit”、“Zoo

2、m In” 及 “Zoom Out”，将波形缩放到合适大小。在波形图上信号 “N14:0” 处右击，点击 “Radix”，选择 “Binary”，用二进制表示。由仿真图形可以看出，前 395ns 输出波形的周期为 70ns，即频率约为 14.29MHZ，正好是输入信号的频率的 1/7，从 400ns 起输出波形的周期为 80ns，即频率为 12.5MHZ，正好是输入信号的频率的 1/8。5、仿真结束之后，在波形窗口上方的浅蓝域最右边点击叉号，在确认窗口点击“OK”。在弹出的框中选择 “Discard”，不保存对波形所作的改动。四、添加约束6、仿照实验二的流程，添加约束文件。Xilinx 全球合

3、作伙伴2五、生成 bit 文件7、在 “Flow Navigator” 一栏中的 “Program and Debug” 下点击 “Generate Bitstream”，此时会提示工程没有实现，点击 “Yes”，会自动执行综合及实现过程。六、8、用 Micro USB 线连接电脑与板卡上的 JTAG 端口，用杜邦线将分频信号输出端口与示波器探头相连，打开电源开关。Xilinx 全球合作伙伴39、生成比特流文件完成后，打开 “Hardware Manager”。在 “Hardware Manager” 界面点击 “Open”，选择 “Auto Connect”。连接成功后，在目标上右击，选择 “Program Device”。在弹出的框中 “BitstreamFile” 一栏已经自动加载本工程生成的比特流文件，点击 “Program” 对 FPGA进行编程。10、完成后，通过拨码开关输入信号时，先后输入二进制 000000001100011 和二进制数 000000001100100，观察示波器所显示波形的频率变化。Xilinx 全球合作伙伴4拨码开关输入二进制 000000001100011拨码开关输入二进制 00000000110010099 倍分频输出频率理论值为 1.01MHZ，100 倍

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