数字逻辑电路第五章ch05

1、5.4.1 D 触发器 5.4 触发器的逻辑功能（描述） 5.4.2 JK 触发器 5.4.4 SR 触发器 5.4.5 D 触发器功能的转换 5.4.3 T 触发器 5.4 触发器的逻辑功能不同逻辑功能的触发器国际逻辑符号D 触发器JK 触发器T 触发器RS 触发器5.4.1 D 触发器1. 特性表 Qn DQn+10000111001112. 特性方程Qn+1 = D 3. 状态图3.状态转换图 翻 转10011111 置 111010011 置 000011100状态不变01010000 说 明Qn+1QnKJ1.特性表 2.特性方程5.4.2 JK 触发器 例5.4.1 设下降沿触发的

2、JK 触发器时钟脉冲和J、K信号的波形如图所示试画出输出端Q的波形。设触发器的初始状态为0。5.4.3 T触发器 特性方程状态转换图特性表011101110000T逻辑符号 4. T触发器国际逻辑符号 特性方程时钟脉冲每作用一次，触发器翻转一次。 5.4.4 SR 触发器 1. 特性表 2. 特性方程3. 状态图Qn S RQn+100 0000100101011不确定100110101101111不确定 SR=0（约束条件）不同类型触发器之间的转换转换步骤：（1）写出已有触发器和待求触发器的特性方程。（2）变换待求触发器的特性方程，使之形式与已有触发器的特性方程一致。（3）比较已有和待求触发

3、器的特性方程，根据两个方程相等的原则求出转换逻辑。（4）根据转换逻辑画出逻辑电路图。转换方法： 利用已有触发器和待求触发器的特性方程相等的原则，求出转换逻辑。已有触发器变化逻辑待求触发器内外5.4.5 D触发器功能的转换1. D 触发器构成 J K 触发器组合电路DKJQn+1 = D 2. D 触发器构成 T 触发器Qn+1 = D 组合电路DT 3. D 触发器构成 T 触发器Qn+1 = D CPQ二分频Verilog中的 过程赋值语句 过程赋值语句出现在initial和always块语句中，赋值符号是“=”，格式为赋值变量 = 表达式； 在过程赋值语句中，赋值号“=”左边的赋值变量必须

4、是reg（寄存器）型变量，其值在该语句结束即可得到。如果一个块语句中包含若干条过程赋值语句，那么这些过程赋值语句是按照语句编写的顺序由上至下一条一条地执行，前面的语句没有完成，后面的语句就不能执行，就象被阻塞了一样。因此，过程赋值语句也称为阻塞赋值语句。 触发器的Verilog建模非阻塞赋值语句非阻塞赋值语句也是出现在initial和always块语句中，赋值符号是“=”，格式为赋值变量 = 表达式； 在非阻塞赋值语句中，赋值号“=”左边的赋值变量也必须是reg型变量，其值不象在过程赋值语句那样，语句结束时即刻得到，而在该块语句结束才可得到。 例如，在下面的块语句中包含4条赋值语句always

5、 (posedge clock)m = 3;n = 75;n = m;r = n; 语句执行结束后，r的值是75，而不是3，因为第3行是非阻塞赋值语句“n = m”，该语句要等到本块语句结束时，n的值才能改变。块语句中的“(posedge clock)”是定时控制敏感函数，表示时钟信号clock的上升沿到来的敏感时刻。 触发器的Verilog建模举例：module DFF2(q,qn,d,clk,set,reset);input d, clk, set, reset;output q,qn;reg q,qn ;always (posedge clk)-上升沿有效的D触发器 （同步置1、同步清0

6、） begin if (reset) begin q = 0; qn = 1; /同步清0，高电平有效 end else if (set) begin q =1; qn =0; /同步置1，高电平有效 end else begin q = d; qn = d; endendendmodule module DFF2(q,qn,d,clk,set,reset);input d, clk, set, reset;output q,qn;reg q,qn ;always (posedge clk or negedge set or negedge reset) -上升沿有效的D触发器（异步置1、异步

7、清0） begin if (reset) begin q = 0; qn = 1; /同步清0，高电平有效 end else if (set) begin q =1; qn =0; /同步置1，高电平有效 end else begin q = d; qn = d; endendendmodule 触发器的Verilog建模举例：【例 】带异步清 0、异步置 1 的 JK 触发器module JK_FF(CLK,J,K,Q,RS,SET); input CLK,J,K,SET,RS; output Q; reg Q; always (posedge CLK or negedge RS or ne

8、gedge SET) begin if(RS) Q = 1b0; else if(SET) Q = 1b1; else case(J,K) 2b00 : Q = Q; 2b01 : Q = 1b0; 2b10 : Q = 1b1; 2b11 : Q = Q; default: Q= 1bx; endcase endendmodule 实现功能表触发器的Verilog建模举例：锁存器和触发器都是具有存储功能的逻辑电路，是构成时序电路的基本逻辑单元。每个锁存器或触发器都能存储1位二值信息。 锁存器是对脉冲电平敏感的电路，它们在一定电平作用下改变状态。触发器是对时钟脉冲边沿敏感的电路，它们在时钟脉冲的上升沿或下降沿作用下改变状态。触发器按逻辑功能分类有D触发器、JK触发器、T（