大三上eda总文件试题试卷

1、石家庄经济学院试卷（A 卷2009 /2010 学年第 1课程名称EDA在通信中的应阅共 形式： 装卷大规模可编程器件主要有 FPGA、CPLD 两类，下列对 CPLD 结构与工作原理的描述中，正确的是：_ 。 ACPLD 是基于查找表结构的可编程逻辑器件 BCPLD 即是现场可编程逻辑器件的英文简称 C早期的CPLD 是从FPGA 的结构扩展而来 石家庄经济学院试卷（A 卷2009 /2010 学年第 1课程名称EDA在通信中的应阅共 形式： 装卷大规模可编程器件主要有 FPGA、CPLD 两类，下列对 CPLD 结构与工作原理的描述中，正确的是：_ 。 ACPLD 是基于查找表结构的可编程

2、逻辑器件 BCPLD 即是现场可编程逻辑器件的英文简称 C早期的CPLD 是从FPGA 的结构扩展而来 进程中的信号赋值语句，其信号更新 。（密封密线内不要答订题）封线线4下列标识符中是不合法的标识符e0 B9moon CNot_Ack_0 一二三四五六七5VHDL语言是一种结构化设计语言；一个设计实体（电路模块）体与结构体两部分，结构体描6MAXPLUSII中编译VHDL源程序时要7下列语句中，不属于并行语句的是_ 5VHDL语言是一种结构化设计语言；一个设计实体（电路模块）体与结构体两部分，结构体描6MAXPLUSII中编译VHDL源程序时要7下列语句中，不属于并行语句的是_ BCASE8

3、基于VHDL设计的仿真包括有门级时序仿真、行为仿真、功能仿是9不完整的IF 语句，其综合结果可实10常量的正确格式是ACONSTANTVcc:REAL=5.0; CCONSTANTVccREAL=5.0 DCONSTANTVcc:=5.011a的初值为0；执行语句a:=a+1;a:=a+1; a:=a+1;后，a的值12VHDL语言优先级最高的运算符13执行下列语句后Q的值等SIGNALE: STD_LOGIC_VECTOR(2TO SIGNALQ:STD_LOGIC_VECTOR(9DOWNTOE0,4=0, QE(2), 4=E(3), 5=1,7=E(5), OTHERS=E 14在MA

4、X+PLUSII14在MAX+PLUSIIA B C 合 AUSE 方法是BUSE 阅卷线）封线CUSE IEEE.STD_LOGIC_1164 DUSEWORK.STD_LOGIC_1164.ALL1下面程序是n输入与门的VHDL ieee;use entity andn is (n :- port ( a: in std_logic_vector( _downto0); c: out std_logic);end entity behav of is- s- - forIin alength1downto 0- if (a(i)= 0):= endif; end loop;c- end p

5、roend behav;2VHDL描述，library useuseuseIEEE.std_logic_ari entity counter_n is(widtheger :=- port(data:2VHDL描述，library useuseuseIEEE.std_logic_ari entity counter_n is(widtheger :=- port(data:in std_logic_vector(width-1 downto load,en,clk,rst q : out std_logic_vector ( end entity architecturebehave issi

6、gnalcount:std_logic_vector(width-1downto0); s(clk,if (rst =1)count elsif if (load = 1) thencount = (en=1)then count = count + 1;end end - end - VHDLVHDLRLlibrary entity test2 isport(clk,d:instd logic; q:out std end entity architecturebehavoftest2is signal q1,q2:std logic;if(clkeventandclk=1)then end

7、 if;end pro endarchitecturebehav;T阅卷线）封线、VHDL（14LIBRARYUSEIEEE.STD_LOGIC_1164.ALL; ENTITY MOORE1 ISPORT( DATAIN:INSTD_LOGIC_VECTOR(1DOWNTO0); CLK, RST: IN STD_LOGIC;Q:OUT、VHDL（14LIBRARYUSEIEEE.STD_LOGIC_1164.ALL; ENTITY MOORE1 ISPORT( DATAIN:INSTD_LOGIC_VECTOR(1DOWNTO0); CLK, RST: IN STD_LOGIC;Q:OUT

8、STD_LOGIC_VECTOR(3DOWNTO0); END MOORE1;ARCHITECTUREBEHAVOFMOORE1SIGNALST_TYPEIS(ST0,ST1,ST2,ST3,ST4); SIGNAL C_ST : ST_TYPE;-S(CLK, IFRST=1THENC_ST=ST0;QIFDATAIN=10THENC_ST=ST1; ELSE C_ST = ST0;END Q IFDATAIN=11THENC_ST=ST2; ELSE C_ST = ST1;END Q IFDATAIN=01THENC_ST=ST3; ELSE C_ST = ST0;END Q IFDATAIN=00THENC_ST=ST4; ELSE C_ST = ST2;END Q IFDATAIN=11THENC_ST=ST0; ELSE C_ST = ST3;END Q = ENDC