【精编汇总版】基于DSPBUILDER数字信号处理器的FPGA设计合集

1、【精编汇总版】基于DSPBUILDER数字信号措置方案器的FPGA大纲合集】5/5【精编汇总版】基于DSPBUILDER数字信号措置器的FPGA设计合集科技论文【精品论文】基于DSP Builder数字信号措置方案器的FPGA大纲DSP技术普及应用于各个局限，但传统的数字信号措置方案器由 于以次第方式工作使得数据措置方案速度较低，且在功能重构及 应用方针的改削方面缺乏灵活性。而使器具有并行措置方案特性 的FPGA实现数字信号措置方案系统，具有很强的实时性和灵活 性，因此操作FPGA实现数字信号措置方案成为数字信号措置方案领 域的一种新的趋势。以往基于FPGA的数字信号措置方案系统的模型及算法采

2、用VIIDL 或VeriloglIDL等硬件描述语言描述。但这些硬件猫述语言 常常斗劲庞大，而采用Altera公司推出的专门针对数字信 号措置方案器大纲器材DSP Buildler则可大大简化大纲过程， 提高大纲恪守。1基于DSP Builder的数字信号措置方案器大纲流程44DSP Builder是一个系统级（概略说算法级）大纲器材，它架 构在多个软件器材之上，并毗邻系统级的算法仿真建模和 RTL级的硬件实现两个大大纲域的大纲器材，最大程度地发 挥了这两种器材的优势。DSP Builder依赖于Math-Works公司的数学剖析器材Matlab/Simul ink,以 Simul ink 的

3、 Blockset 泛起，可在 simul ink中举行图形化大纲和仿真，同时又通过signalCompiler 把 Maltlab/Simulink/DSP Bui Ider 的大纲文件转成相应的VHDL大纲文件，以及用操作综合与编译的tel脚本。而对后者的措置方案可以由FPGA/CPLD开拓器材Quartus II完成。其大纲流程如下：Stepl:在 Simulink 环境中挪用 Altera DSP 库（非 MATAB 自带的DSP库）中的块，举行数学模型大纲。Step2:在MATLAB中举行纯数学上的仿真、考证及改削。 44Step3:当仿真契合大大纲求后，再到场并运行SignalCo

4、mpiler模块，将.mdl文件自动转成.vhd文件，举行RTL 级的功能仿真和逻辑综合。Step4：在Quartus II中举行编译大纲并举行时序仿真。Step5:下载到一个硬件开拓板上并测试。2大纲实例FIR和IIR滤波器是当前数字信号措置方案巾最常用的2种滤波 器，其中FIR因其具有精确的线性相位特性而得到普及应用。 下面以截止频次为5 kHz,釆样频次为32 kHz,输入序列位 宽为9位(最高位为标志位)的12阶FIR低通数字滤波器为 例，阐述基于DSP Builder的数字信号措置方案器大纲规划方案。2. 1 FIR数字滤波器布局模型对于N阶FIR数字滤波系统，其打击响应总是有限长的

5、，系 统函数为：滤波器的差分方程为：y(n)=x(n)A(n)=式中，x(n)是输入采样序列，h(n)是滤波器系数，N是滤波 器的阶数，y(n)表格模板示滤波器的输出序列。大纲滤波器的任务就是寻找一个因果、物理上可实现的系统 函数H(z),使其频次响应满足所但愿的频域指标。图1为阶 FIR数字滤波器的布局图。可见，FIR的数字滤波过程就是一个信号逐级耽误的过程，将各级的耽误输出加权累计，即 得到FIR的输出。图1川阶FIR滤浚将的布局图2. 2滤波器系数的判断滤波器系数使用Matlab的FDNTool大纲器材得到。FDATool 即为Fil ter Design&Analysys Tool,可

6、以完成多种滤波器 的大纲、剖析和性能评价。启动FDATool后就是滤波器的大纲界面，设置相应参数，便 可生成所需的系数。由于得到的系数均为介于7, 1区间 的浮点数，而在DSP Builder下成立的FIR滤波器模型必要 一个整数(有标志整数范例)作为滤波器系数，故需将其量化 为整数。量化后滤波器系数为：A(O)=h(ll)=-22： A(l)=A(10)=-33； A(2)=A(9)=-13； /i(3)=A(8)=4l； ft(4)=A(7)=108； A(5)=A(6)=-I54.2. 3滤波器模型的成立在DSP Buildei平台上大纲FIR滤波器，起首在Mat lab的 Simuli

7、nk中成立一个.MDL模型文件，即凭证所要大纲FIR 滤波器的布局挪用Al-tera DSP Bui Ider和其他Simul ink 库中的图形模块，构成大纲框图文件。hnJ图2 fir3子模块模型图如果把所有的模块放在一个Siniulink图中，大纲图会显得 非常庞大、庞大，倒运于阅读或排错，这时可以操作层次设 计方式大纲.对于12阶FIR数字滤波器，可以先大纲一个3 阶FIR滤波器子模块fi3（图2）,然后挪用3个fir3子模 块构造成12阶成 数字滤波器。使用。DSPBuilder器材箱建 立的12阶FIR数字滤波器模型，如图3所示。R3 12 計朗2. 4基于Simnlink的系统V

8、HDL代码生成完成模型大纲后，先在Simulink中对模型举行系统仿真， 即通过Simul ink中的2通道示波器Scope模块查看仿真结 果。DSP Bui Ider 可提供 Quar tus II 软件和 MATLAB/Simul ink 器材之间的接口，即Signal Compiler模块。若通过系统仿真，该系统已抵达大大纲求，双击 SignalCompiler模块，设置好相关参数后，便可将模型文 件.mdl转化为硬件描述语言文件.vhd,并可对其举行综合。 之后在Ouartus II环境中,翻开DSP Bui Ider,成立的Quartus 11工程文件，便可以对生成的VHDL代码举行

9、器件配置、引 脚设定、编译、时序仿真、硬件下载等工作。2. 5基于Quartus II的时序仿真在Simulink中举行的系统仿真是针对算法实现的，与方针器件和硬件系统没有关系，其仿真成果并不能精确反映电路的局部硬件特性，因此，必要对大纲举行时序仿真。在 Quartus II 环境中,翻开 DSP Bui Ider 成立的 Quartus II 工程文件，对上述的VHDL代码举行时序仿真。图4为在 OuartusII7. 0环境下FIR数字滤波器时序仿真图。图4中 clock为系统时钟，sclrp为清零信号，xin为输入数据，yout 为滤波器的输出成果。* tQjirLrtrtJVLrLrt

10、rtnjlrLrulJTOtnrLr宀 O r 一 二二二.二- 飞二:T )IB4用5旗试电由式(2)知：若 xinl, -5 , h(n) = -22, -33, -13, 41, 108,154, 154, 108, 41, -13, -33, -22,则滤波器的输出 yout 的理论成果为：yout=xinh(n) = -14, -56, -14, 53, 128, 180, 178, 124, 42, -31, -64, -56, -14, 28 o 可见，所 大纲的FIR数字滤波器在QuarmsII 7. 0中举行时序仿真得 到的输出成果和理论上盘算得到的成果是完全分歧的。3实际硬

11、件测试只举行工程软件仿真远远不够，还必需举行硬件实时测试。 在硬件实际运行时，可以从外部信号源接入器件内部概略在 其内部存储正弦波数据。这里采用后者，即在顶层文件中引 入LPM_R0M宏模块，在其中存入频次分辩为0.5和8 kHz2 个正弦波迭加信号数据的.hex文件.FIR滤波器模块直接 从ROM中读取数据，测试电路如图5所示。在Quartus II环境中，对测试电路举行编译，下载到cyclone 系列EP1C12Q240c8器件后，便可以对硬件举行测试。采用 Ahem公司的Signal-Tap II嵌入式逻辑剖析仪举行芯片测试, 用户无需外接专用仪器，便可以通过FPGA器件内部所有信 号和节点的捕捉对系统妨害举行剖析和判断，而又不影响原 硬件系统的正常工作。嵌入式逻辑剖析仪得到的实时波形如图6所示。实际测试发 现，颠末大纲的低通滤波器后，高频信号被滤除，只有低频 信号输出，滤波效果满足系统要求。必要注意的是， SignalTapII嵌入式逻辑剖析需工作在JTAG方式，在调试完 成后，需将SignalTapH移除大纲，以免铺张资源.图6实忖没形 wa4竣事语由以上大纲过程可知，基于Matlab/Simulink/DSPBuiIder/Ouartus II的大纲流程，可以扶助大纲者完成基于 FPGA的数字信号措置方案系统大纲。使用绝对独犯罪能的电路模 块和子系统举行模块化的大纲，