电子科技电子设计及自动第四讲

1、电子科技电子设计及自动第四讲第1页，共35页，2022年，5月20日，20点19分，星期四本章要点 *VHDL描述语句集合的全貌建立一个清晰的概念； *对VHDL主要描述语句的作用有一个正确的认识； *建立VHDL是一种并行语言的基本概念；第2页，共35页，2022年，5月20日，20点19分，星期四VHDL主要描述语句分类VHDL的主要描述语句种类繁多，为了便于学习和理解，我们将VHDL的主要描述语句划分为:“描述功能的语句”和“描述结构的语句”两大部分，如图所示 这两大部分分别由若干语句组成第3页，共35页，2022年，5月20日，20点19分，星期四VHDL描述语句功能描述语句(Foun

2、ction)结构描述语句(Structure)并行赋值语句(Concurrent Assign)进程语句(Process)断言语句(Assert)块语句(Block)子程序(Subprogram)元件语句(Component)端口映射语句(Port Map)生成语句(Generate)参数说明语句(Generic)等待语句(Wait)顺序赋值语句(Sequent Assign)顺序控制语句(Sequent Control)IFCASELOOPFORWHILE函数(Function)过程(Procedure)最常用语句第4页，共35页，2022年，5月20日，20点19分，星期四VHDL主要描述

3、语句分类在本章中将对图中所列出的所有语句逐一进行具体介绍。如果把每一种语句比喻成一颗树，则上图给出了这些树所构成的森林的面目。由图中可以获得以下信息： 1.VHDL的主要描述语句由“描述功能的语句”和“描述结构的语句”两个部分组成 2.描述功能的语句主要有：信号赋值语句，进程语句，断言语句，子程序等；第5页，共35页，2022年，5月20日，20点19分，星期四VHDL主要描述语句分类 3.描述结构的语句主要有：component (元件)，port map(端口映射),generate(生成语句)，generic(参数说明语句)等； 4. 在所有VHDL语句中，描述功能的进程语句最为复杂。它

4、可以包含等待语句、顺序信号赋值语句和顺序控制语句等三部分，其中，顺序控制语句又可以包含条件语句和循环语句等5种语句。第6页，共35页，2022年，5月20日，20点19分，星期四VHDL主要描述语句分类 5. 信号的赋值可分为：进程中赋值和进程外赋值两种。进程中赋值使用顺序信号赋值语句。进程外赋值使用并行信号赋值语句。 6. if和case语句是进程语句中实现顺序控制的最常用语句。 第7页，共35页，2022年，5月20日，20点19分，星期四VHDL主要描述语句分类另外，在此需要指出两点：1. 行为级描述的VHDL程序一般不会用到描述结构的语句。2.然而除行为级描述外，RTL级和结构级描述都

5、大量使用描述功能的语句。通常情况下VHDL程序都要用到描述功能的语句。电子系统中的行为主要体现在信号的变化，组合和传输，所以一般VHDL程序都会用到描述功能的语句。所以学习的重点是描述功能的语句。第8页，共35页，2022年，5月20日，20点19分，星期四描述功能的语句信号赋值语句(Assignment)进程语句(Process)断言语句(Assert)块语句(Block)子程序(Subprogram)第9页，共35页，2022年，5月20日，20点19分，星期四对象的赋值VHDL程序中数值的载体称为对象（object）。VHDL中有四种对象：常量（constant）、变量（variable

6、）信号（signal）和文件(file)。对象赋值是电子系统的功能行为赋值语句是描述功能的语句第10页，共35页，2022年，5月20日，20点19分，星期四VHDL描述语句行为描述语句(Behaviour)结构描述语句(Structure)并行赋值语句(Concurrent Assign)进程语句(Process)断言语句(Assert)块语句(Block)子程序(Subprogram)元件语句(Component)端口映射语句(Port Map)生成语句(Generate)参数说明语句(Generic)等待语句(Wait)顺序赋值语句(Sequent Assign)顺序控制语句(Seque

7、nt Control)IFCASELOOPFORWHILE函数(Function)过程(Procedure)最常用语句第11页，共35页，2022年，5月20日，20点19分，星期四赋值符 =( )=( );1，右边信号的值传送给左边的信号；2，左右两边信号宽度必须一致；第12页，共35页，2022年，5月20日，20点19分，星期四Concurrent Assignment StatementAll the Concurrent Statement is executed in parallelConcurrent Statement does not care the position w

8、ithin the codingConcurrent Statement is : OUTPUT depends on INPUT only第13页，共35页，2022年，5月20日，20点19分，星期四Entity test1 IsPort ( a, b : in std_logic; c, d : out std_logic);end test1;architecture test1_a of test1 isbeginc = a and b;d = a or b;end test1_a;Entity test1 IsPort ( a, b : in std_logic; c, d : o

9、ut std_logic);end test1;architecture test1_a of test1 isbegind = a or b;c = a and b;end test1_a;This two excutein parallelDoes not care the position within the coding并行赋值语句(Concurrent Assignment Statement)并行赋值语句与语句出现的先后顺序无关。如下例给出的两条语句交换顺序前后等价。第14页，共35页，2022年，5月20日，20点19分，星期四C = ABD = A+Bequivalentc

10、= a and b;d = a or b;d = a or b;c = a and b;01010000100100001111两条语句交换顺序前后的仿真波形完全相同，如下图：分析真值得：并行赋值语句(Concurrent Assignment Statement)第15页，共35页，2022年，5月20日，20点19分，星期四Concurrent StatementsforCombinational Logic第16页，共35页，2022年，5月20日，20点19分，星期四Concurrent StatementsThere are several different kinds of Co

11、ncurrent Statements(1) Simple Signal Assignments (简单信号赋值)(2) Conditional Signal Assignments (条件信号赋值)(3) Selected Signal Assignments (选择信号赋值)第17页，共35页，2022年，5月20日，20点19分，星期四Putting them all together第18页，共35页，2022年，5月20日，20点19分，星期四(1) Simple Signal Assignment This kind of statements are executed in Pa

12、rallelEntity test1 isport ( a, b, e : in std_logic; c, d : out std_logic);end test1;architecture test1_body of test1 isbegin c = a and b; d = e;end test1_body;第19页，共35页，2022年，5月20日，20点19分，星期四What kind of logic supportANDNANDORNORXORNOTmore .第20页，共35页，2022年，5月20日，20点19分，星期四We want 5 Inputs AND-GateQ

13、:AND is only a two input, if I want more inputs, what can I do ?A : It is easy, we are due with Language not GraphicEntity test1 isport ( a, b, c, d, e : in std_logic; f : out bit);end test1;architecture test1_body of test1 isbegin f = a AND b AND c AND d AND e;end test1_body;第21页，共35页，2022年，5月20日，2

14、0点19分，星期四(2) Conditional Signal AssignmentsThe output get the value when the condition is truee.g. 2 to 1 multiplexerEntity test1 isport (in1, in2, sel : in std_logic; d : out std_logic);end test1;architecture test1_body of test1 isbegind = in1 WHEN sel = 0 ELSE in2;end test1_body;第22页，共35页，2022年，5月

15、20日，20点19分，星期四If we want more - 4 to 1 MuxOnce again, you are due with Language not Graphic, so it is easyEntity test1 isport (in1, in2, in3, in4 : in std_logic; sel1, sel2 : in std_logic; d : out std_logic);end test1;architecture test1_body of test1 isbegind = in1 WHEN sel1 = 0 and sel2 = 0 ELSE in

16、2 WHEN sel1 = 0 and sel2 = 1 ELSE in3 WHEN sel1 = 1 and sel2 = 0 ELSE in4;end test1_body;第23页，共35页，2022年，5月20日，20点19分，星期四(3) Select Signal AssignmentsThe output get value when matching with the selected itemEntity test1 isport (a, b: in bit; sel : in bit; c : out bit);end test1;architecture test1_bo

17、dy of test1 isbeginWITH sel SELECT c = a WHEN 1, -逗号 b WHEN 0; -分号end test1_body;第24页，共35页，2022年，5月20日，20点19分，星期四If I want more choice -It is easyEntity test1 isport (in1, in2, in3, in4 : in bit; sel : in integer; out1 : out bit);end test1;architecture test1_body of test1 isbeginwith sel select out1

18、 = in1 when 0 , in2 when 1 , in3 when 2 , in4 when 3 ;end test1_body;第25页，共35页，2022年，5月20日，20点19分，星期四ReviewConcurrent Statement forcombinational logic (without Flip-flop circuit)eg. decoder, multiplexer, multiplier, adderUnderstand the usage of the Concurrent Statementfor Combinational Logic simple

19、signal assignment statementconditional signal assignment statementselected signal assignment statement第26页，共35页，2022年，5月20日，20点19分，星期四作 业Entity MUX_8 isport (data_in: in std_logic_vector(7 downto 0); sel1, sel2, sel3 : in std_logic; d : out std_logic);end test1;提示：d=data_in(5);第27页，共35页，2022年，5月20日，

20、20点19分，星期四作 业xyZq1q20000000110101000111101011111提示：信号赋固定值 q1=0;q2=1;1第28页，共35页，2022年，5月20日，20点19分，星期四VHDL描述语句行为描述语句(Behaviour)结构描述语句(Structure)并行赋值语句(Concurrent Assign)进程语句(Process)断言语句(Assert)块语句(Block)子程序(Subprogram)元件语句(Component)端口映射语句(Port Map)生成语句(Generate)参数说明语句(Generic)等待语句(Wait)顺序赋值语句(Seque

21、nt Assign)顺序控制语句(Sequent Control)IFCASELOOPFORWHILE函数(Function)过程(Procedure)最常用语句第29页，共35页，2022年，5月20日，20点19分，星期四PROCESS语句一般格式 进程标号:PROCESS (敏感信号表)IS说明； BEGIN顺序语句 ；END PROCESS ；PROCESS是进程语句的标示符，PROCESS前可以加进程标号，也可以没有标号。进程内部说明部分用于定义本进程所需的局部数据环境，在这里可以说明数据类型、子程序和变量，在此说明区说明的变量，仅在当前进程内可对其进行读/写。BEGIN以后的顺序语

22、句为进程的执行语句部分。 第30页，共35页，2022年，5月20日，20点19分，星期四Process StatementAll the Process Statement is executed in parallel (进程与进程之间并行)Within the Process Statement, the coding is execute in sequential (进程内部语句之间串行顺序执行)Process Statement: OUTPUT depends on INPUT with Sensitivity List to control the event happen第31

23、页，共35页，2022年，5月20日，20点19分，星期四Entity test1 isPort ( clk, d1, d2 : in std_logic; q1, q2 : out std_logic);end test1;architecture test1_body of test1 isbeginProcess (clk, d2)begin if (clkevent and clk = 1) then q2 = d2; end if;end process;Process (clk, d1)begin if (clkevent and clk= 1) then q1 = d1; end

24、 if;end process;end test1_body;This two processes execute in parallelEntity test1 isPort ( clk, d1, d2 : in std_logic; q1, q2 : out std_logic);end test1;architecture test1_body of test1 isbeginProcess (clk, d1)begin if (clkevent and clk = 1) then q1 = d1; end if;end process;Process (clk, d2)begin if (clkevent and clk= 1) then q2 = d2; end if;end