集成电路分析与课程设计说明书

1、TOC o 1-3 u一。宗旨和使命 PAGEREF _Toc328187880 h 4二。设计问题和要求 PAGEREF _Toc328187881 h 42.1设备名称 PAGEREF _Toc328187882 h 42.2要求的电路性能指标 PAGEREF _Toc328187883 h 42.3设计内容 PAGEREF _Toc328187884 h 4三、 74HC139芯片介绍 PAGEREF _Toc328187885 h 44. 电路设计 PAGEREF _Toc328187886 h 64.1工艺设计规则和模型的选择 PAGEREF _Toc328187887 h 64.2

2、输出级电路设计 PAGEREF _Toc328187888 h 74.2.1输出级N管（ W /L ） N7的计算 PAGEREF _Toc328187889 h 4.2.2计算 PAGEREF _Toc328187890 h 输出级P管（ W/L ） P 84.3基本逆变器中 MOS尺寸的计算 PAGEREF _Toc328187891 h 94.4逻辑门MOS大小的计算 PAGEREF _Toc328187892 h 124.5输入级设计 PAGEREF _Toc328187893 h 124.6缓冲级的设计 PAGEREF _Toc328187894 h 134.6.1输入缓冲级 PAG

3、EREF _Toc328187895 h 134.6.2输出缓冲级 PAGEREF _Toc328187896 h 144.7输入保护电路设计 PAGEREF _Toc328187897 h 154.8各级N管、 P管尺寸汇总 PAGEREF _Toc328187898 h 165. 功耗和延迟估计 PAGEREF _Toc328187899 h 175.1模型简化 PAGEREF _Toc328187900 h 175.2功率估计 PAGEREF _Toc328187901 h 185.3延迟估计 PAGEREF _Toc328187902 h 196. 电路仿真 PAGEREF _Toc3

4、28187903 h 206.1直流分析 PAGEREF _Toc328187904 h 216.2瞬态分析 PAGEREF _Toc328187905 h 216.3功率分析 PAGEREF _Toc328187906 h 227. 布局设计 PAGEREF _Toc328187907 h 227.1各模块布局设计 PAGEREF _Toc328187908 h 227.1.1输入级布局 PAGEREF _Toc328187909 h 227.1.2输入缓冲器级布局 PAGEREF _Toc328187910 h 237.1.3三输入与非门布局 PAGEREF _Toc328187911 h

5、 237.1.4输出级布局 PAGEREF _Toc328187912 h 247.1.5 调用包含保护电路的焊盘元件 PAGEREF _Toc328187913 h 247.2总体布局 PAGEREF _Toc328187914 h 257.3电路网表匹配 ( LVS ) 检查 PAGEREF _Toc328187915 h 267.4布局数据提交 PAGEREF _Toc328187916 h 30八、经验 PAGEREF _Toc328187917 h 329. 参考文献 PAGEREF _Toc328187918 h 32一。宗旨和使命本课程设计为集成电路分析与设计基础一门实践课程。其

6、主要目的是使学生熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计。相关软件，初步熟悉并掌握集成电路芯片系统设计电路设计与仿真版图设计版图验证等正向设计方法二。设计主题和要求2.1 设备名称带 2个 2-4 解码器（根据要求使用流程和规则：MOSISI：mhp_ns8，选择ml2_125.md模型）2.2 要求的电路性能指标（1）可驱动10路LSTTL电路（相当于15PF容性负载）；(2) 输出高电平时， ；(3) 输出低时， ；)输出级充放电时间；(5)工作电源为5V，常温工作，工作频率，总功耗。2.3 设计内容1、功能分析与逻辑设计；2、电路设计及器件参数计算；3.估计功耗和延迟；4

7、、电路仿真与仿真；5、版面设计；6、版图检查：DRC和LVS；7. 后期模拟（可选）；8.版面资料提交。三、74HC139芯片介绍74HC139是高速CMOS数字电路集成芯片，包括两个2线-4线解码器，兼容TTL集成电路芯片。其引脚图如图1所示，其逻辑真值表如表1所示。图1 74HC139管脚图表1 74HC139真值表芯片选择进入数据输出cs_ _到1为0和0和1和2和300001110011011010110101111101111174HC139的逻辑表达式：,74HC139的逻辑图如图2所示：图2 74HC139的逻辑图4. 电路设计4.1 工艺设计规则和模型的选择1、工艺及设计规则：

8、 MOSIS:mhp_ns82.型号： m12_125.md* *.model nmos nmos+ 等级=2 Ld=0.0u 毒性=225.00E-10+ Nsub=1.066E+16 Vto=0.622490 Kp=6.326640E-05+ 伽玛=.639243 Phi=0.31 Uo=1215.74+ Uexp=4.612355E-2 Ucrit=174667 增量=0.0+ Vmax=177269 Xj=.9u =0.0+ Nfs=4.55168E+12 Neff=4.68830 Nss=3.00E+10+ Tpg=1.000 Rsh=60 Cgso=2.89E-10+ Cgdo=2

9、.89E-10 Cj=3.27E-04 Mj=1.067+ Cjsw=1.74E-10 Mjsw=0.195.model pmos pmos+ 等级=2 Ld=.03000u 毒性=225.000E-10+ Nsub=6.575441E+16 Vto=-0.63025 Kp=2.635440E-05+ 伽玛=0.618101 Phi=.541111 Uo=361.941+ Uexp=8.886957E-02 Ucrit=637449 增量=0.0+ Vmax=63253.3 Xj=0.112799u =0.0+ Nfs=1.668437E+11 Neff=0.64354 Nss=3.00E+1

10、0+ Tpg=-1.00 Rsh=150 Cgso=3.35E-10+ Cgdo=3.35E-10 Cj=4.75E-04 Mj=.341+ Cjsw=2.23E-10 Mjsw=0.3074.2 输出级电路设计根据需要，输出级的等效电路如图3所示。输入Vi为前一级的输出，可视为理想输出，即V iL =Vss=0V，V iH =V DD = 5V。图3 输出级等效电路4.2.1计算输出级 N 管 (W/L) N当输入为高电平时，输出为低电平，N管导通，后级TTL有较大的灌电流输入，要求|I OL |4mA，V OL，max = 0.4V，根据NMOS管理想电流方程的分段表达式：根据设计要求和从

11、模型中读取的一些参数可知：Vg=5V , Vs=0V , Vd= V OL , max =0.4V , Vto= 0.622490Vgs=5V，Vds=0.4V， =5V-0.622490V=4.377510V所以NMOS工作在线性区毒性=225.00E- 10m|I OL |=I ds =取相邻整数4.2.2计算输出级P管（W/L） P当输入为低电平时，输出为高电平，P管导通。同时要求N管和P管的充放电时间t r =t f ，分别求出这两种条件下的(W/L) P和min极限值，然后取较大的一个被拿走了。eq oac(,1)P, min 在|I OH |20A, V OH, min =4.4V

12、 的条件下： 用PMOS晶体管的理想电流方程表示分段表达式：PMOS低电平开启，Vs=5V Vg=0V Vd=4.4VTox=225.000E-10 m Vto=-0.63025 V Uo=361.941Vgs= -5V Vds= -0.6V PMOS工作在线性区身份证=取最接近的整数eq oac(,2)r和t f分别为：r =t f 为条件计算 (W/L) P, min limit 。=1这是整数值= 48和中的P和最小值，取较大值=48作为输出级的（W/L） P值。4.3 基本逆变器中各MOS尺寸的计算基本逆变器如图4所示，其N管和P管尺寸根据充放电时间t r和t f 等式计算。关键是先找

13、出公式中的CL （即load）。图 4 逆变器它的负载由以下三部分电容组成： 本级漏极的PN结电容C PN ； 下级栅极电容Cg ； 连接的杂散电容C S 。eq oac(,1)漏极PN结电容C PN计算C PN =C j (Wb)+C j sw (2W+2b)其中， C j是每 um 的结电容， C jsw是每um的周边电容， b 是有源区宽度，可以从设计规则中获得。若最小孔为22，孔与多晶硅栅的最小距离为2，孔与有源区边界的最小距离为2，则取b=6，L=2， C j和C jsw可以用相关公式计算，要么从模型库中选择，要么使用经验数据。在这个设计中。并在图 4 的 ml2_125.md 模型

14、库中找到：, , .=0.4um总漏极PN结电容应为N管和P个管道的总和，即：C PN = ( C j ,N W N +C j ,P W P )b + C j sw,N (2W N + 2 b) + C j sw,P ( 2W P + 2 b)= ( 3.27E-4W N +4.75E-4W P )b+1.74E-10(2W N +12 )+2.23E-10 ( 2W P +12 )=1.13E-9W N +1.586E-9W P +1.9056E-15栅极电容Cg的计算Cg=Cg.N+Cg.P= + = (W N +W P )L，W N和 W P是下一级 N 和 P 管与本级漏极相连的栅极尺

15、寸，近似取输出级的 W N和 W P值。Cg= (W N + W P ) L =1.534 (28 +96 ) 2= 6.086F，W N和 W P是下一级 N 和 P 管与本级漏极相连的栅极尺寸，近似取输出级的 W N和 W P值。连接杂散电容 C SC S =一般CPN+Cg10CS，CS的作用可以忽略。CL是上述电容的计算值之和。 1.13E-9W N +1.586E-9W P + 6.086CL代入tr和tf方程，根据tr=tf25ns的条件，令tr=tf=0.3ns代替得到=8根据前面的计算，可以看出所以 W P = 3.29W N代入上式，求解，得 W N =3.8 W P =13

16、所以4.4 逻辑门MOS尺寸的计算逻辑门电路如图 5 所示。根据截止延迟时间 t pLH和开启延迟时间 t pHL的要求，在最坏的情况下，必须保证等效电阻等效N和P管与基本反相器相同，所以三输入与非门相当于一个基本反相器。因此，N管的尺寸扩大了3倍，而P管的尺寸保持不变，即：图 5 逻辑门电路4.5 输入级设计由于该电路与TTL兼容，因此TTL的输入电平V iH可能为2.4V 。如果按照普通反相器设计，N 1和P 1 组成的CMOS会有很大的直流功耗。因此，采用图6所示电路，将正反馈P 2作为上拉管，使V iH上升较快，降低功耗，加快转动速度。图 6 输入级电路1）计算输入级拉管P2的（W/L

17、） P2为了节省面积同时使V iH上升更快，取(W/L) P2 =1。为了布局图的方便，这里内容W取6 。所以(W/L) P2 =2）计算输入级P1管（W/L） P1这个P1管应该是基本逆变器的大小这是3）计算输入级N1管（W/L） N1由于兼容 TTL 电路，且 TTL 的输出电平在 0.42.4V 之间，因此应选择逆变器的状态转换电平：也知道：在公式中，0.48解= 3.82 所以= 30.3934.6 缓冲级的设计4.6.1输入缓冲级由74HC139的逻辑图可知，输入级有3个信号：C s 、A 1 、A 0 。其中，C s是在第一级输入反相器之后形成的，用于驱动四个三输入与非门，因此需要

18、一个缓冲级来增加其驱动能力。同时，为了使用驱动器，必须增加一个缓冲门。由于A 1和 A 0的每个驱动部分都有两个 NAND 门，因此可以省略缓冲级。图7 Cs的缓冲阶段缓冲级设计流程如下：Cs的缓冲级与输入级和扇区的关系如图7所示。图中，M1为输入级，M2为扇区，M3为缓冲级驱动门。 M1的P、N管尺寸为上述输入级CMOS反相器P1、N1的尺寸，M2的P、N管尺寸为基本反相器P1管和N1管尺寸， M3的P管和N管的尺寸由级间比（相邻级MOS管宽度增加的倍数）决定。 N是扇出系数，定义为：本例中，前一级等效反相门的面积为M2的P、N管的栅极面积之和，下栅极的面积为四个三通中与Cs相连的所有P管的

19、面积之和。 -输入与非门和N管的门面积之和。N= 5.8由此得出 M 3管道尺寸为：4.6.2输出缓冲级1 ，如图8所示。NAND门M 0相当于一个反相器，类似于上面Cs的缓冲级设计， P和N的尺寸计算M 1 的管道。图 8输出缓冲级所以， =由此，M 1管尺寸导出为：4.7 输入保护电路设计由于MOS器件的栅极具有非常高的绝缘电阻，当栅极处于浮空状态时，由于某种原因（如触摸），感应电荷无法快速放电。 MOS器件的栅极氧化层非常薄，这些感应电荷在MOS器件的栅极和衬底之间产生了非常高的电场。如果电场强度超过栅氧化层的击穿极限，就会发生栅击穿，MOS器件就会失效，所以要设置保护电路。输入保护电路

20、有单二极管电阻结构和双二极管电阻结构。图 9 显示了具有双二极管和电阻结构的输入保护电路。保护电路中的电阻可以是扩散电阻、多晶硅电阻或其他合金薄膜电阻，其典型值为300-500。二极管的有效面积可取为500m 2 ，或用肖克利方程计算。输入保护电路的版图可根据相关版图设计要求进行设计，也可调用单元库中焊盘单元的版图。由于在本版图设计中调用了单元库中的焊盘标准单元版图，因为它包含保持电路，所以不需要另外的保护电路设计。图 9 输入保护电路至此，完成了所有设备的参数计算。4.8 各级N管、P管尺寸汇总输出级N管输出级P管= 48基本逆变器基本逆变器部门逻辑门MOS输入级提升管 P 2 (W/L)

21、P2 = =1输入级 P 1管输入级 N 1管= 31输入缓冲级输出缓冲级5.功耗和延迟估计在估计延迟和功耗时，选择从输入到输出的级数最多的路径进行估计。在74HC139电路从输入到输出的所有支路中，只有Cs端增加了一个缓冲级，它的级数最多，延迟和功耗也最大。因此，在估算74HC139芯片的延迟和功耗时，使用C的支路图（如图10所示）来简化估算。图 10估计延迟、功耗 C s分支电路5.1模型简化在实际应用中，四个三输入与非门中只有一个可以选通和操作，而其他三个不工作，因此在估算功耗时只能估算上图所示的分支。Cs端经过一个三级反相器后，接4个三输入与非门，但图10所示支路与其他三个不工作的三输

22、入与非门断开，所以负载使用电容器。 C L1相当于其他三个不工作的三输入与非门电路，一个工作的三输入与非门的两个输入端接高电平，只有C s端信号加到反相器。 .在X点之前的电路中，由于A 0 、A 1和C s都是输入级，虽然A 0和A 1 的反相器比C s 少一个，但作为工程估计，可以认为三个输入级是一样的，所以在估算功耗的时候，只需要计算X点之前的部分的支路Cs，最后乘以3倍的结果。对于X点之后的电路功耗，只计算一个支路。5.2功耗估算CMOS电路的功耗一般包括静态功耗、瞬态功耗和交流功耗。由于CMOS电路忽略了漏电，静态功耗近似为0。当工作频率不高时，交流功耗也可以忽略不计，因此估算时只计

23、算瞬态功耗P T 。根据以下公式计算瞬态功耗。P T =C L 总V dd 2 f max在：1.13E-9 +1.586E-9 +1.9056E-15+2.23E-10 12=8.36E-14 + 1.07E-13 +5.8268E-15 +2.676E-15=7.964E-13= 1.13E-9(12 )+1.586E-9(14 )+1.9056E-15=5.65E-14+2.252E-13+7.62E-15=2.893E-13=1.534E-3=4.66E-13=5.89E-13=2.393E-13= 7.964E-13+ 4.66E-13+2.393E-13 )+2.893E-13 +

24、5.89E-13+1.5E-11= 2.038F所以=15.287对于74HC139器件，整个芯片的功耗为2P T = 30.575 （满足设计要求）5.3延迟估计计算各级等效反相器的延迟时间，总延迟时间为各级（共6级）延迟时间之和。每一级的等效逆变器延迟时间可由下式估算：图 011 延迟时间、上升时间和下降时间=延迟估计见下表：各级设备序列号（左起）12.3096180E-114.8860616E-1021.5113877E-101.4700612E-1035.4760976E-111.5979087E-1041.2822330E-101.2471724E-1052.5425854E-102

25、.4730624E-1062.4119836E-102.3460316E-1077.4222557E-112.8877223E-1082.2509497E-102.1894010E-1094.1637150E-094.1360321E-09表 4 计算的延迟估计总结由表 4 可得，满足设计要求。6. 电路仿真为了减少电路仿真中的工作量，使用了上述功耗和延迟估计部分中使用的Cs支路的电路图。为了计算功耗，在两个电源支路分别加一个零值电压源V I1和V I2 ，电压值为零（如图12所示），进行直流扫描分析在仿真过程中，可以得到功耗。用于电路仿真的分支电路将此电路图转换成SPICE文件，添加电路特性

26、分析指令和控制语句。6.1直流分析当V CS从0.4V 变为2.4V 时，观察波形得到阈值电压（状态转换电平）V I * 。从直流分析可以看出，阈值电压正好等于1.4V，与理想设计一致，满足设计要求。6.2 瞬态分析从瞬态分析波形图中可以看出T pLH =4.2ns t pHL =7.3ns tr=7.88ns tf=13.66ns所以 t pd,total = 5.38ns25ns因此，器件延迟时间和延迟估计相近，符合设计要求。6.3 功率分析从波形图中可以看出，74HC139采用ml2_125.md模型设计P(V21)=4.68mW P(V22)=0.0mW因此，Ptotal= =28.0

27、8，非常接近估算的功耗30.575mW，满足设计要求。7.版面设计7.1 各模块布局设计7.1.1输入级布局7.1.2输入缓冲区级别布局7.1.3三输入与非门布局7.1.4输出级布局7.1.5调用包含保护电路的焊盘元件焊盘组件布局7.2 总体布局74HC139无焊盘整体布局调用 MOSISI 中的 EXT PAD 单元模型：整体电路图中的 mhp_ns8，将焊盘中的信号端、保护电路的电源端和接地端与电路布局的相应端口相连。获取包括保护电路在内的完整布局：7.3 电路网表匹配（LVS）检查从电路图中提取的网表文件（.sp）和从布局中提取的网表文件（.spc）用于检查元件和节点的匹配。如果它们匹配

28、，则意味着布局的连接和布局中管道的生成是正确的。因此，只要保证电路图正确， LVS检查就可以验证版图的正确性。一般示意图从电路图中提取的网表文件和从电路布局中提取的网表文件通过LVS进行比较匹配。打开 Layout Versus Schematic.exe 并为参数设置创建一个新的 .lvs 文件。设置后按匹配。经过LVS检查，证明版图和原理图完全等价，版图设计没有错误。7.4 布局数据提交将设计的版图转换为 GDS-II 格式的用于掩模制造的代码流数据。在L-EDIT界面，点击FileExport Mask DataGDS-IIEXPORT，得到（.gds）和（.log）文件。 (.log)

29、 的内容如下：GDSII 导出.TDB 文件：F:bantutotal2Layout1.tdbGDSII 文件：F:bantutotal2Layout1.gds选项设置：不导出隐藏对象：开导出时覆盖数据类型：ON计算 MOSIS 校验和：OFF检查自相交的多边形和线：关闭将外部参照单元写入链接：关闭保留单元格名称的大小写：ON将单元格名称限制为 32 个字符。正在导出所有单元格使用自定义 GDSII 单位：1 个数据库单位 = 0.001 微米，1 个数据库单位 = 0.001 个用户单位。断裂多边形：关闭圆和曲线近似的制造网格：0.001 Lambda所有带有端口框的端口都将转换为点端口检查 X-Ref 单元链接 .检查 GDSII 编号.检查隐藏层和对象.警告 #14：在没有 GDSII 编号的 ntran 层上的单元格 Cell0 中找到端口。 （行动：忽略这些对象）警告 #14：在