计算机22组成原理

1、一验目了解通用寄存器组的用掌握通用寄存器组及它一验目了解通用寄存器组的用掌握通用寄存器组及它的控制结构；掌握层次结构的设计方二. 实验要完成通用寄存器组（不少于 4 个寄存器）的设计，用户可以中任何一个寄存器进行。原通用寄存器组是 的重要组成部分。器取来的数放在通用寄存器中；同时也可将通用寄存器里面的内容读4.设计思路与源代本寄存器组的组成：顶层设计实体有数据输入、数据输出及控信号端口；底层有四16 位寄存器、4 1 多路选择器以及个 2译。由外部的同步时钟信号、读写信号、寄存器号、复位信号共同控制。见下电路图说明（1）寄存器组中包含 4 个 16 （2）当电路图说明（1）寄存器组中包含 4

2、个 16 （2）当reset 信号为低时，4 个寄存器复位为0。寄存器的信号为 clk（3）写端口为 2 位的 wr_port 信号，负责哪一个寄存器被写入（4）寄存器组有一个写允许信号 wen，在 wen 为1 时，在 clk 升沿将输入到寄存器组的 16 位数据 data 写入 wr_port 指定的寄中（5）读端口为 2 位的 rd_port 信号。rd_port 决定将哪个寄的输出送寄存器组的输data_out程序源代码libraryuse entity : std_logic_vector(15downto0); outstd_logic_vector(15downtoendarch

3、itectureaofregister_16is if reset = 0 then q_output=x0000;elsif(clkevent andclk=1)ifsel=1endarchitectureaofregister_16is if reset = 0 then q_output=x0000;elsif(clkevent andclk=1)ifsel=1 andwrite=1=end if;endend end libraryuse entitydecoder2_to_4isport:std_logicsel00 :sel03 end ofdecoder2_to_4 sel(1)

4、and(notsel(1)andsel(0)endsel(1)and(notsel(1)andlibraryuseieee.std_logic_1164.all; entity mux4_to_1 isport(input0,input1 ,input2:instd_logic_vector(15endinstd_logic_vector(1downtooutstd_logic_vector(15downtoarchitecturebehavioralofmux4_to_1mux: ,input0,input1,input2,case end end endlibrary ieee;use e

5、ntityregfileport (:instd_logic_vector(1downtocase end end endlibrary ieee;use entityregfileport (:instd_logic_vector(1downtoend :std_logic_vector(1downto0); std_logic_vector(15downtooutstd_logic_vector(15downtoregfile16bitcomponent port(reset,clk,write,sel:inin std_logic_vector(15 downto 0); q_outpu

6、t: outstd_logic_vector(15downto0);endcomponent24port(sel:instd_logic_vector(1downtosel00,sel01,sel02,sel03:outstd_logicend component41port(input0,input1,input2:instd_logic_vector(15downto:instd_logic_vector(1downtoout_put :outstd_logic_vector(15downtoendsignalreg00,reg01,reg02: downto ,sel02signalAr

7、eg00:d_input et,data, clk , (,et,data, clk , (,port reset, -该语句将底层decoder2_to_4map( -24mux4_to_1portinput0 end 验步（1）（2）设计程序语言，得到可执行代码（3）工程，得到确的现象end 验步（1）（2）设计程序语言，得到可执行代码（3）工程，得到确的现象（4）总结实验中遇到以及实验方法，使自己的能力得到升象分当使能信号有效，复位信号1，读寄存器和写寄存器一致读出信号为写入信号。可以得到正确的波形。如下小通过本次实验，我掌握了寄存器的用法，懂得了如及一个信息。同时也了解了寄存器组的控制

8、结构，掌握了层次结构的设计方法，得到了很大。目理解和掌握多个模块之间执行的并行时要（1）在 中目理解和掌握多个模块之间执行的并行时要（1）在 中，同一个构造体中可以有多个子模块，它可通过S语句来产当多个敏感信号中任何一个发生变启动该进程，依次将它的语句执行一遍，然后返回到 语的开始，等待下一次敏感信号的变化（2）模块通过敏感信号来启动，模块之间通过信号来联系。（3）利用进程语句来设计多模块结构，观察模块之间的通信、。原不同的模块可以通过级联得到一个总模块。计思路同时输入三个信号，put1、put2、put3，put1 和 put2 通过与门后非门连接直接与非门连接，然后让输出结果输入或门终结果

9、源程序代码library ieee;entity anddoor is port(put1:instd_logic; put2 : in std_logic; quit0:outstd_logicend architecturebehavofanddooris quit0=put1andput2; end behav;library ieee;entity notdoor is port(put3:instd_logic; quit1:outentity notdoor is port(put3:instd_logic; quit1:outend component notdoor port(

10、put3:instd_logic; quit1 : out std_logic);end component ordoor quit2 : out std_logic);end architecturebehaveofnotdooris quit1 putall(0), put2= quit0=-put5=-qiut2=nott:notdoorportmap put3 = putall(2), quit1=architecturebehaveofordooris quit2quitall(0), quit1=orr:ordoorportmap put4=quitall(2), put5=quitall(1), quit2 = quitend architecturestructofanodoorcomponent anddoor quit0 :out std_logic);end 步画出电路图，设计好设计程序语言，得到上机调试，直至画出电路图，设计好设计程序语言，得到上机调试，直至得到正确的仿真波形以工程，得的现总结实验中遇到以及实使自己的能力。六实验现象当 put1、put2 中至少有一个为