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文档简介

1、VHDL语言 课程实验注：1、本次实验只做仿真，综合有兴趣可自己做，不作要求。 2、每个实验要求编写实验报告。实验一：时钟分频电路描述按“Modulus”为模，将“ClkIn”时钟脉冲信号分频，在“ClkOut”上输出。如果“Modulus”是偶数，它产生对称的输出波形，否则，其输出波形的高电平宽度大于低电平宽度。（参考讲义4后实例）目的理解Generic语句参数传递的作用。要求编写源程序用VHDL建立测试平台（Test-Bench）采用ModelSim进行仿真“Modulus”设不同值观察波形结果考核演示从建立工程到出正确结果过程。实验二：8 位串入、并出移位寄存器描述某8位边沿触发式移位寄

2、存器，串行输入数据，然后并行输出。数据通过两个输入端（DSA或DSB）之一串行输入；任一输入端可以用作高电平使能端，控制另一输入端的数据输入。时钟(CP)每次由低变高时，数据右移一位，输入到Q0，Q0是两个数据输入端（DSA和DSB）的逻辑与。主复位(MR)输入端上的一个低电平将使其它所有输入端都无效，同时非同步地清除寄存器，强制所有的输出为低电平。目的理解带有复位的时序电路的描述，理解同步复位和异步复位区别。要求编写源程序用VHDL建立测试平台（Test-Bench）采用ModelSim进行仿真若MR信号是同步复位，观察波形结果有何不同？考核演示从建立工程到出正确结果过程。思考能否用讲义4中

3、的异步复位同步释放方式编程，并查看结果的异同。实验三：序列检测器描述序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，这在数字通信领域有广泛的应用。如下图，RST为复位信号，低电平有效。在时钟CLK作用下，串行二进制码数据从DIN输入。D7.0为预先设置的码。当序列检测器连续收到一组串行二进制码后，当这组码出现与检测器中预先设置的码相同码时，A输出1，否则输出0。目的掌握有限状态机的描述。要求画出状态转移图编写源程序用VHDL建立测试平台（Test-Bench）采用ModelSim进行仿真考核状态转移图仿真结果（波形输出）实验四：自拟设计描述可根据自己的兴趣或结合讲义，自拟一个层次化设计，即由底层2个以上子模块构建顶层模块。难易程度不限，最好不采用课堂讲义中的实例。仿真采用TextIO方式。目的掌握层次化设计方法学会使用TextIO方式建立仿真平台要求编写源程序用HDL建立测试平台（Test-Bench），仿真测试平台应为TextIO方式。采用ModelSim进行仿真考核编写实验报告。实验报告内容包括：设计概况，包括设计内容描述、设计结构框图、输入输出端口定义

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