数字信号处理器：第6讲 ADSP TS-201简介

西安电子科技大学电子工程学院1第6讲：

ADSPTS-201简介西安电子科技大学电子工程学院26.1TS20X概述西安电子科技大学电子工程学院3

TigerSHARCADI公司推出三种新一代处理器

ADSP-TS201ADSP-TS202ADSP-TS203

业界领先的性能密度适合要求最严格的信号处理应用

西安电子科技大学电子工程学院4三种引脚兼容25x25mmBGA封装产品ASDP-TS201500/600MHz时钟速率24Mbits片内存储器通信逻辑单元（CLU)4个链路口;平均吞吐率4GbpsASDP-TS202500MHz时钟速率12Mbits片内存储器不包括CLU4个链路口;平均吞吐率4GbpsASDP-TS203500MHz时钟速率4Mbits片内存储器不包括CLU2个链路口;平均吞吐率1GbpsTS201/TS202/TS203三种产品的差异西安电子科技大学电子工程学院5TS20X框图M0M1M5定序器128bJALU128b128bKALU128bCompblockXALUMultShiftI/O处理器DMA控制器2ComputationblocksXandYCompblockYALUMultShift128b寄存器文件寄存器文件LVDS链路口簇总线TS201/TS202:1GbpsTS203:0.5Gbps…

宽带I/O

无缝多处理TS201提供通信逻辑单元（CLU）专用指令TS201:24MbitTS202:12MbitTS203:4MbitTS201:4GbpsTS202:4GbpsTS203:1Gbps4条128bit总线支持

宽内部带宽无冲突数据传输西安电子科技大学电子工程学院6主要处理器部件两个运算块X和Y每个都包含三个计算单元和寄存器文件:ALU，乘法器，移位器32个存储器映射的数据寄存器CLU：相关逻辑运算单元(CorrelationLogicUnit)32DataRegistersdedicatedtoCLU每个运算块都可以同时在任意两个计算单元中执行指令两个-ALU(IALU)地址发生器简单的算术和逻辑操作有4组128位寬总线访问6个存储块西安电子科技大学电子工程学院7ALU操作数类型

octalbyteinstruction.normalordualwordinstruction.630Octal8bitoperandRmlOctal8bitoperandOctalALUOctal8resultRnl63063032bitoperandRml32bitoperandRs+1Rnl63032ALU32ALU32bitoperand32bitoperandRsshortwordinstruction.longwordinstruction.630quad16bitoperandRmlquad16bitoperandquadALUwithsatquad8/16/32bitresultRnl630sRslwithsat63064bitoperandRm64bitoperandALU64bitresultRn630Rsl西安电子科技大学电子工程学院8MAC操作数类型

32-bitwordinst.16-bitshortwordinst.SinglePrecisionFlt.ExtendedPrecisionFlt.31032operandRm310exp(8)mantissa(24)32-bitresult24x24MULT630Rmlquad16operandquad16/32resultRnl630Rsl630exp(8)32x32MULT64resultRsl32x32MULT32operandRm32or64resultRsldualaccu(64or80)MR4:016x16MULT16x16MULT16x16MULT16x16MULTquadaccu(16or32or40)MR4:0exp(8)mantissa(24)adderexp(8)mantissa(24)Fmlmantissa(32)Fnlmantissa(32)exp(8)40-bitresultadder16-bitcomplexwordinst.310imag163016x16MULT16x16MULT16x16MULT16x16MULTquadaccu(16or32)MR3:0real1imag1real1-/++/-quad16operand西安电子科技大学电子工程学院9128bALUProcElXRF031ALUMultShift处理器的核-运算块特点两周期运算流水內单周期操作硬件独立捡测每个运算块都可完成下列运算的两个

ALU

乘法器移位器Note:2x128input

1x128output西安电子科技大学电子工程学院10TigerSHARCDMA控制器DMAControllerINTERNALBUSDataAddressControl128-bitDATA32-bitADDRI/OProcessorDMARIFIFOOFIFOOBUFBusInterfaceUnitLinkInterfaceUnitLP0I/OBuffersLP1I/OBuffersLP2I/OBuffersLP3I/OBuffersLinkPortsSOCBusInterfaceKBUSJBUSI-BUSS-BUS西安电子科技大学电子工程学院11I/O处理器的特点64位并行外部总线接口主机接口多处理器接口存储器接口(SRAM,SDRAM,EPROM)通信协议流水慢速器件SDRAM4个4位寬LVDSDDR链路口专用的收发部件在时钟边沿两次锁存数据DMA控制器西安电子科技大学电子工程学院12多处理应用无线基础设施2.5G基站3G基站固定宽带无线医用图像处理超声图像处理CT扫描仪核磁共振成像（MRI）航天雷达通信国土安全生物测定行李扫描仪商业航空安全检查工业图像处理与控制仪器仪表测试与测量西安电子科技大学电子工程学院13片内eDRAM的优势

:性能–功耗-可靠性性能利用片内存储器能够达到比外部存储器系统更宽的带宽内核存储器–24MbitI/O12812812812838.4Gbps带宽TS201，600MhzPPCG464133MHzSDRAM存储器1.0Gbps外部带宽功耗eDRAM的单元漏电流实际上为零可靠性eDRAM的软件误差率远低于SRAM0.13微米工艺SRAM的FIT/Mbit为100,000eDRAM的FIT/64Mbit为5001FIT（计次失效率）约为11.4万年发生一次失效西安电子科技大学电子工程学院14TigerSHARC与TIC6000性能比较表征系统性能的三项关键指标:

处理能力、片内存储器和I/O带宽处理能力TigerSHARCTIC64162880MMAC4800MMAC片内存储器TigerSHARCTIC64168MBIT24MBITI/O带宽TigerSHARCTIC64161.99Gbpss5Gbps西安电子科技大学电子工程学院156.2ADSP-TS201与TS101比较西安电子科技大学电子工程学院16TS201的主要改进内核能力增强内部单元/总线系统存储器及存储器组织CacheXCORR（互相关）外部接口时钟发送能力LVDS链路口物理变化AC/DC电平和性能功耗考虑西安电子科技大学电子工程学院17TS201功能框图M0M1M5程序控制器128bJALU128b128bKALU128bCompblockXALUMultShiftI/O处理器DMA控制器CompblockYALUMultShift128b寄存器文件寄存器文件LVDS链路口…程序控制器2个IALU4套内部总线内部储存器：6块两个计算模块西安电子科技大学电子工程学院18TS101功能框图M0M1M2Sequencer128-entryBTB128bJ-RFJALU031128b128bK-RFKALU031128bProcElYRF031ALUMultShiftALUProcElXRF031ALUMultShiftExternalPortDMAPeripherals两个计算模块程序控制器内部储存器：3块3套内部总线2个IALU西安电子科技大学电子工程学院19TS101原理框图西安电子科技大学电子工程学院20TS201原理框图西安电子科技大学电子工程学院21ADSP-TS201内核结构西安电子科技大学电子工程学院22TS201–结构图扩展的内核TigerSHARC内核程序控制器,2个IALUs,2个运算模块,Debug块中断控制器SOC接口24MbitEDRAM(6块，每块4MBit)4x128b专用内部总线I-Bus,J-Bus,K-Bus,S-BusSOC外部总线簇接口链路口DMAJTAG1x128bSOC总线西安电子科技大学电子工程学院23程序控制器功能块保护的流水处理器互锁机理程序流预取地址产生分支预测(BTB)中断处理指令队列(IAB)专门的HW循环计数器TS101到TS201的变化流水级补充了2级流水西安电子科技大学电子工程学院24程序控制器–流水级TS201增加了2级流水级Fetch2->较长的存储器访问(fetch)PreDecode->使IAB和指令译码时间更多

修改了分支流水级Fetch1Fetch2Fetch3IntegerDecodeExecute1OperandExecute2Fetch1Fetch3Fetch4IntegerDecodeOperandExecute1Execute2Hit/MisscheckBTBmissandbranchtakenJumpdecisionIALU&LCJumpdecisionCOMPUTEHit/MisscheckBTBmissandbranchtakenJumpdecisionIALU&LCJumpdecisionCOMPUTEPreDecodeFetch2TS101TS201:西安电子科技大学电子工程学院25NopenaltyBranchPredictionset?Branchtaken?Entryin

BTB?Branchtaken?Branchtaken?NoYesYesYesYesNoNoNo6-3

cyclepenaltyNopenalty2

cyclepenalty6-3

cyclepenalty6-3

cyclepenaltyYesNo*IALU条件招致3cycles*计算块条件招致6cycles以下情况下插入1个cycle：1.跳转时，指令行跨越字边界2.预测可能有分支但没有出现，指令行跨越4字边界程序控制器–分支流水（TS101)西安电子科技大学电子工程学院26程序控制器–分支流水（TS201)NopenaltyBranchPredictionset?Branchtaken?Entryin

BTB?Branchtaken?Branchtaken?NoYesYesYesYesNoNoNo9-5

cyclepenaltyNopenalty4

cyclepenalty9-5

cyclepenalty9-5

cyclepenaltyYesNo*IALU条件招致5

stalls*计算块条件招致9

stalls以下情况下插入1个cycle：1.跳转时，指令行跨越字边界2.预测可能有分支但没有出现，指令行跨越4字边界西安电子科技大学电子工程学院27存储器和Cache西安电子科技大学电子工程学院28TS201的存储器M0M2M10Sequencer128bJALU128b128bKALU128bCompblockXALUMultShiftI/OProcessorDMAController2ComputationblocksXandYCompblockYALUMultShift128bRegisterfileRegisterfileLinkPortsExternalBus…西安电子科技大学电子工程学院29TS101的存储器存储器M0M1M2Sequencer128bJALU128b128bKALU128bCompblockXI/O

Processor

CompblockY128bLinkPortsExternalBus西安电子科技大学电子工程学院30TS201和TS101存储器比较TS101TS201内部存储器块3个，每个64K×32位6个，每个128K×32位内部数据总线3个内部128位4个内部128位单周期传输操作3个128位的传输操作：2个数据，1个指令4个128位的传输操作：2个数据，1个指令，1个SOC并发的传输I/O处理器一次仅能使用一次内部总线一次仅能使用一次内部总线指令和数据可交替存储可交替地存储访问限制每个周期每个存储器块访问一次每个周期每个存储器块访问一次西安电子科技大学电子工程学院31TS201存储单元–描述(I)嵌入式DRAMSRAMDSP中的嵌入式存储器较高的容量(=较小的体积)在通信算法中需要大的片内存储器访问时间可变低的峰值电流存储器组织高达24MbitEDRAM6个独立的存储器块，每块4Mbit内核的4套总线可以访问任何存储器块最大带宽:4*128b@500MHz=32GByte/s西安电子科技大学电子工程学院32TS201存储单元–描述(II)每个存储块互通（Crossbar）选择块总线裁决FIFOs缓冲EDRAM访问Cache数据访问CACHEHit/Miss逻辑Cache数据存储EDRAM4MbitEDRAM控制西安电子科技大学电子工程学院33TS201存储单元–简化框图I-busJ-busK-busS-busSegment0Segment2Segment10CROSSBARDataoutDatainMemoryacknowledgeAddress&controlEmbeddedDRAMCacheFIFOs西安电子科技大学电子工程学院34TS201存储单元–存储块框图西安电子科技大学电子工程学院35TS201存储器—外部空间0x30000000-

/MS00x38000000-

/MS10x40000000-/MSSD0SDRAM0x44000000–reserved0x50000000-/MSSD1SDRAM0x54000000-reserved0x60000000-/MSSD2SDRAM0x54000000-reserved0x70000000-MSSD3SDRAM0x54000000-reserved0x80000000-/MSHhost地址空间InternalmemoryMMS/MS0/MS1/MSSD0/MSSD1/MSSD2/MSSD3/MSH西安电子科技大学电子工程学院36TS201存储器—多处理器空间0x0C000000

–

多处理器广播0X10000000

–

TS201#0总线簇0X14000000

–

TS201#1总线簇0X18000000

–

TS201#2总线簇0X1C000000

–

TS201#3总线簇0X20000000

–

TS201#4总线簇0X24000000

–

TS201#5总线簇0X28000000

–

TS201#6总线簇0X2C000000

–

TS201#7总线簇InternalmemorybroadcastspaceTS201-ID0TS201-ID1TS201-ID2TS201-ID3TS201-ID4TS201-ID5TS201-ID6TS201-ID7西安电子科技大学电子工程学院37TS201存储器—内部空间0x000000–EDRAM0x040000-EDRAM0x060000reserved0x080000-EDRAM0x0a0000reserved0x0c0000-EDRAM0x0e0000reserved0x100000-EDRAM0x120000reserved0x140000-EDRAM0x160000reservedBLOCK0BLOCK4BLOCK6BLOCK8BLOCK10BLOCK2西安电子科技大学电子工程学院38TS201存储器—块内部结构0x000000x10000Half-Segment0ofSegment0Half-Segment1ofSegment00x000000x000400x000800x000C00x0FF800x0FFC0Page0Sub-Array0Page0Sub-Array1Page1Sub-Array0Page1Sub-Array1Page511Sub-Array0Page511Sub-Array10x100000x100400x100800x100C00x1FF800x1FFC0Page0Sub-Array2Page0Sub-Array3Page1Sub-Array2Page1Sub-Array3Page511Sub-Array2Page511Sub-Array3西安电子科技大学电子工程学院39存储器子系统—段的访问在EDRAM中的数据可以访问前，数据应该在缓冲区内，即页已经打开（opened）打开一个新的页时，总是现关闭当前已经打开的页，因此在两个页之间交替的代价是昂贵的预加载：存储时从页缓冲区到EDRAM整页操作激活：读入时从EDRAM页到缓冲区整页操作每个子阵列都拥有自己的页缓冲区，因此：当新页与旧页在不同的子阵列中时，打开新页不需要关闭旧页如果顺序访问，在访问之前下一页会自动打开预取总有2个周期的推后（页已经打开），当顺序访问时，在访问之前需要预预取数据（pre-fetchesdata）按照后两点，顺序访问不一定全会插入stalls。两个半块允许同时使用两个顺序缓冲区，且无STALLS,此时cache是不独立的。西安电子科技大学电子工程学院40存储器－EDRAM定时(Stall汇总)EDRAM的随机访问访问子阵列的其它页

(必须保存已打开的页面)访问其它子阵列(打开的页面不需要保存，先访问子阵列)访问没有预取的同一页的其它字(随机访问)同步预加载激活读TOTAL1-2stalls2stalls2stalls2stalls7-8stalls1-2stalls2stalls2stalls0-2stalls5-6stalls2stalls2-4stalls西安电子科技大学电子工程学院41存储器访问-内部有效的存储器访问方法:广播写-(参看外部存储器访问)交叉传输访问合并分配广播分配注意:在广播写中,一个TigerSHARC写到其它几个TigerSHARCs中。在合并分配中一条指令访问两个计算块。在广播分配中一条指令给两个计算块加载相同的数据。西安电子科技大学电子工程学院42合并分配(I)在合并分配中一条指令访问两个计算块。合并分开从在两个计算块的存储器中加载的数据。数据传输的大小决定数据是如何分开的。指令语法决定数据的分配正常的，按照xy次序分配反序前缀(yx)反序分配的次序西安电子科技大学电子工程学院43长字访问长字访问(反转)xyR1=L[J0+=2];L[J0+=2]=xyR1;yxR1=L[J0+=2];L[J0+=2]=yxR1word2word1CBXCBYword2word1CBXCBY合并分配(II)西安电子科技大学电子工程学院44四字访问四字访问(反转)xyR3:2=q[J0+=4];q[J0+=4]=xyR3:2;CBXCBYword3word2word0word1word3word2word1word0yxR3:2=q[J0+=4];q[J0+=4]=yxR3:2;CBXCBYword3word2word0word1word3word2word1word0合并分配(III)西安电子科技大学电子工程学院45word2word3word1word0word2word3word1word0word2word3word1word0CBXCBY广播分配在广播分配中一条指令把相同的数据加载到两个计算块中。正常字，长字，四字访问的操作例子:R11:8=q[J0+=4];西安电子科技大学电子工程学院46广播写广播写与广播分配不同。在相同的TigerSHARC中，广播分配把相同的数据分配到两个计算块中，而广播写把相同的数据分配到几个TigerSHARC中。广播写通过一个TigerSHARC写广播存储器空间来完成。例子:当几个TigerSHARC需要在相同的数据流中进行相同的算术运算时，广播写用于有效地把数据分配到所有的处理器中。西安电子科技大学电子工程学院47062C84EAquad-wordalignedlong-wordalignednormal-wordaligned32bits32bits32bits32bits数据大小和对齐数据在存储器中以正常字、长字、或四字为边界对齐正常字=32位(e.g.xR1)长字=64位(e.g.xR3:2)四字=128位(e.g.xR7:4)西安电子科技大学电子工程学院480123456…..5051525354555657……50values50values50values50values数据对齐-应用举例有时会遇到数据不对齐的情况一般的运算法则都需要知道运算的类型。一个内部循环:把循环缓冲区中的50个连续的值加载到计算块中。执行一次MAC–存储一个值外循环增加起始位置并重复西安电子科技大学电子工程学院49JLregistersJL0JL1JL3JB0JB1JB2JB3J0J1J2J3JL2JindexregistersJBregistersDAB访问(I)DAB访问指令–用来访问存储器中未对齐的四字。限制计算块中四字的加载。不支持合并的加载和存储器存储。DAB总是在一个循环缓冲寄存器组中访问在执行DAB指令之前，设置基址和长度寄存器。如果进行线性访问，把对应的L寄存器长度设置为0。西安电子科技大学电子工程学院50DAB访问(II)a0rXrXrXb0a3a2a1c0b3b2b1d0c3c2c1e0d3d2d1InstructionreferencesthislocationwithJ0(0x03)Firstmemoryaccessreferencesthislocation0x00as“nearest”quadalignedboundarya0rXrXrXXXXXa0rXrXrXa1a2a3b0XXXXflushedbysecondmemoryaccessMemory-128-bitwideDABafterfirstaccessDABaftersecondaccessExampleinstruction:R3:0=DABQ[J0+=4];; AssumeJ0=03QuadtransfersoutofDABstartatJ0-a0,a1,a2,a3,0004080C10Residualdatafrompreviousaccess西安电子科技大学电子工程学院51Memory-128-bitwideFour32-bitwordsEight16-bitwordsa2a0XXXXXa1a3a4a5a6a7b0b1b2b3b4b5b6b70C080400070605040302010016-bitreference0302010032-bitreferenceExampleinstruction:R3:0=SDABQ[J0+=8];; AssumeJ0=05Solution:Lower16-bitwordwillbe2xthe32bitreferenceUpper16-bitwordwillbe2x32-bitreference+1Prefix“S”inSDABsignalsthisformofaddressing

DAB访问(III)–短字操作对于短字访问问题是怎样索引高或者低16位字？西安电子科技大学电子工程学院52sDABCodeExample_main: j0=j31+input;; //setpointers j0=j0+j0;k1=k31+output;;

LC0=10;; r7:4=sDABQ[j0+=8];; //prefetchtol: r7:4=SDABQ[j0+=8];; //finaldata r9:8=r1:0*r5:4(S);; //multiplies r11:10=r3:2*r7:6(S);; //multiplies r8=SUMsr9:8;; //sidewayssum r9 =SUMsr11:10;; //sidewayssum r8 =SUMsr9:8;; //sidewayssum L[k1+=2]=r8;j0=j0-14;; //storeresulttomemory ifnlc0e,jumptol;r7:4=SDABQ[j0+=8];; //prefetch西安电子科技大学电子工程学院53存储器–寻址的限制包含UREG内部存储器空间写处理时仅通过多处理器空间进行访问，使用总线簇—要注意！在处理器（不是MP空间）内部用作数据交换的内部存储器空间不会映射到总线簇上。仅外部主总线可以访问存储器映射的通用寄存器。它们通过多处理存储器空间进行访问。所有的存储器必须在正确的字长范围内进行访问。西安电子科技大学电子工程学院54XCORR指令西安电子科技大学电子工程学院55用于路由搜索的XCORR指令利用一个已知的带有多重延迟的参考码与一个长序列相关（如一个8位引导的2048个复输入）软件实现，利用XCORRS在一次PASS中计算16个多重延迟XCORRS与ADSP-TS101的16DESPREAD指令等价西安电子科技大学电子工程学院56解扩框图(扩展（Spreading）=8+)Q,I(2x8)Q,I(2x8)Q,I(2x8)Q,I(2x8)Q,I(2x8)Q,I(2x8)Q,I(2x8)Q,I(2x8)Q,I(2x1)Q,I(2x1)Q,I(2x1)Q,I(2x1)Q,I(2x1)Q,I(2x1)Q,I(2x1)Q,I(2x1)Q,I(2x16)AccelerationRegister(THR)AccelerationRegister(TR)NormalQuadRegister西安电子科技大学电子工程学院57路由（Path）搜索指令TigerSHARC每个运算模块完成16个延迟每个迟延进行输出相关西安电子科技大学电子工程学院58外部接口

时钟提供LVDS链路口西安电子科技大学电子工程学院59时钟分配西安电子科技大学电子工程学院60时钟输入的关系TigerSHARC的时钟SCLK–总线簇时钟SOCCLK–SOC总线时钟CCLK–内核时钟相关性SOCCLK*2=CCLKSCLK*SCLKRAT<=500MHz时钟输入SCLK–时钟输入SCLK_VREF–参考引脚西安电子科技大学电子工程学院61LVDS链路口西安电子科技大学电子工程学院62TS101和TS201链路口比较TS101TS201链路口数目4个双向4个双向数据吞吐率每个250MBytes/s每个500MBytes/s数据宽度8位双向：LxDAT7:0

LVTTL电平4位接收：LxDATO3:04位发送：LxDATO3:0LVDS差分电平链路口控制信号3个：

LxCLKOUT(LVTTL)LxCLKIN(LVTTL)LxDIR(LVTTL)6个：LxCLKOUT(LVDS)LxCLKIN(LVDS)LxACKOUT(LVTTL)LxACKIN(LVTTL)LxBCOMPO(LVTTL)LxBCOMPI(LVTTL)数据传送时间时钟上沿和下沿时钟上沿和下沿西安电子科技大学电子工程学院63链路控制器IFIFOOFIFOOBUFBusInterfaceUnitDMAControllerLinksControllerINTERNALBUSDataAddressControl4independentLink

PortsControlRegStatusRegTCBs128-bitDATA32-bitADDRI/OProcessorDMARS-busDMArequests西安电子科技大学电子工程学院64TS201链路口—综述TigerSHARC的可以选择的通信通道专门设计用于TigerSHARC之间的点—点通信可以用于任意的其它按照链路口协议设计的器件之间的通信吞吐量每个链路口的数据传输率高达500Mbytes/s传输协议内核–通过中断或者查询方式DMA-通过专门的链路口发送和接收DMA通道程序加载链路口也可以用于程序加载，复位以后所有的链路口通道都可以被初始化去接收256字，然后转移它们到内部存储块B0的地址0西安电子科技大学电子工程学院65链路口控制器LBUFTX

ShiftRegister

LBUFRX

ShiftRegister

PHYLinksPortsSOCBus移位寄存器的宽度是4个字TS201链路口结构LBUFTX和LBUFRX是存储器映射的FIFO

缓冲区软件不能访问移位寄存器PHY西安电子科技大学电子工程学院66TS201物理接口引脚4个链路口的发送和接收部分引脚LxDATO3:0(pairs)LVDS4-bit双向数据引脚LxDATI3:0(pairs) LVDS4-bit双向数据引脚LxCLKOUT(pair) LVDS时钟输出引脚LxCLKIN(pair) LVDS时钟输入引脚LxACKOUT LVTTL时钟输入引脚的握手输出LxACKIN LVTTL握手输入LxBCOMPO LVTTL块完成输出LxBCOMPI LVTTL块完成输入协议在链路口驱动时钟的上升和下降沿都驱动和锁存数据西安电子科技大学电子工程学院67TS201链路口发送和接收内核的驱动传输的实现借助内核写4个字到LBUFTX寄存器内核从LBUFRX寄存器读入4个字DMA驱动传输每个链路口有两个DMA通道，Tx和Rx链路口DMA需要传输控制块(TCB)用于Tx或者Rx仅允许4字为单位传输支持链路口DMA交叉传输西安电子科技大学电子工程学院68传输模式4bit高吞吐量模式1bit最小写模式西安电子科技大学电子工程学院69连接框图西安电子科技大学电子工程学院70LVDS互连–近距离连接西安电子科技大学电子工程学院71LVDS互连—远距离连接西安电子科技大学电子工程学院72LRCTLx–

链路口接收控制寄存器LTCTLx–

链路口发送控制寄存器控制寄存器LREN- 接收使能位RVERE- 校验使能位RTOE- 接收超时使能位RBCMPE- 块传输完成信号使能位RDSIZE- 传输的引脚宽度选择位ROVRE- 接收溢出使能位LTEN- 发送使能位TVERE- 校验使能位TTOE- 发送超时使能位TBCMPE- 块传输完成信号使能位TDSIZE- 传输的引脚宽度选择位SPD- 传输速度选择31:6543210RESERVE