XILINX Zynq UltraScale+ MPSoC 数据手册概述

ZynqUltraScale+MPSoC数据手册概述般说明Zynq®UltraScale+™MPSoC系列基于Xilinx®UltraScale™MPSoC架构。该系列产品集成了功能丰富的64位四核或双核Arm®Cortex™-A53和基于双核ArmCortex-R5的处理系统（PS）和Xilinx可编程逻辑（PL）UltraScale架构在单个器件中。还包括片上存储器，多端口外部存储器接口和丰富的外设连接接口。处理系统（ps）基于ArmCortex-A53的应用处理单元（APU）•四核或双核•CPU频率：高达1.5GHz•可扩展的缓存一致性•Armv8-A架构o64位或32位操作模式oTrustZone安全性o64位模式下的A64指令集，A32/T32指令设置为32位模式•NEONAdvancedSIMD媒体处理引擎•单/双精度浮点单元（FPU）•CoreSight™和嵌入式跟踪宏单元（ETM）•加速器一致性端口（ACP）•AXI一致性扩展（ACE）•每个处理器内核的电源岛门控•定时器和中断oArm通用定时器支持o两个系统级三重计时器计数器o一个看门狗定时器o一个全局系统计时器•缓存o32KB1级，2路组关联指令缓存，带奇偶校验（每个CPU独立）o32KB1级，4路组关联数据缓存，带ECC（独立于每个CPU）o带有ECC的1MB16路组关联2级缓存（在CPU之间共享）

基于双核ArmCortex-R5实时处理单元（RPU）•CPU频率：高达600MHz•Armv7-R架构oA32/T32指令集•单/双精度浮点单元（FPU）•CoreSight™和嵌入式跟踪宏单元（ETM）•锁步或独立操作•定时器和中断：o一个看门狗定时器o两个三重计时器计数器•缓存和紧耦合存储器（TCM）o32KB1级，4路组关联指令和带ECC的数据缓存（每个CPU独立）o带有ECC的128KBTCM（独立于每个CPU），可以在锁步模式下组合成256KB片上存储器•带有ECC的PS中的256KB片上RAM（OCM）•带有ECC的高达36Mb片上RAM（UltraRAM）•带有ECC的PL高达35Mb片上RAM（BlockRAM）•PL中高达11Mb的片上RAM（分布式RAM）基于ARMMali-400的GPU•支持OpenGLES1.1和2.0•支持OpenVG1.1•GPU频率：高达667MHz•单几何处理器，两个像素处理器•像素填充率：2Mpixels/sec/MHz•三角速率：0.11Mtriangles/sec/MHz•64KB二级高速缓存•电力岛门控外部存储器接口•多协议动态内存控制器•DDR4，DDR3，DDR3L或LPDDR3存储器的32位或64位接口，以及32位LPDDR4内存的接口•64位和32位模式下的ECC支持•使用单列或双列8位，16位或32位宽存储器，最多32GB的地址空间•静态存储器接口oeMMC4.51托管NAND闪存支持oONFI3.1具有24位ECC的NAND闪存o1位SPI，2位SPI，4位SPI（Quad-SPI）或2个Quad-SPI（8位）串行NOR闪存8通道DMA控制器•两个DMA控制器，每个8通道•内存到内存，内存到外设，外设到内存和分散-收集事务支持串行收发器•四个专用PS-GTR接收器和发送器支持高达6.0Gb/s的数据速率o支持SGMII三速以太网PCIExpress®Gen2，串行ATA（SATA），USB3.0和DisplayPort专用I/O外设和接口•PCIExpress-符合PCIe®2.1基本规范o根复合体和端点配置Gen1或Gen2速率下的x1，x2和x4•SATA主机oSATA规范3.1版修订的1.5,3.0和6.0Gb/s数据速率o最多支持两个频道•DisplayPort控制器o速率高达5.4Gb/so最多两个TX通道（无RX支持）专用I/O外设和接口•PCIExpress-符合PCIe®2.1基本规范o根复合体和端点配置Gen1或Gen2速率下的x1，x2和x4•SATA主机oSATA规范3.1版修订的1.5,3.0和6.0Gb/s数据速率o最多支持两个频道•DisplayPort控制器o速率高达5.4Gb/so最多两个TX通道（无RX支持）•四个10/100/1000三速以太网MAC外设，支持IEEEStd802.3和IEEEStd15882.0版oScatter-gatherDMA功能o识别IEEEStd1588rev.2PTP帧oGMII，RGMII和SGMII接口o巨型帧•两个USB3.0/2.0设备，主机或OTG外围设备，每个外围设备最多支持12个端点oUSB3.0/2.0兼容设备IP核o超高速，高速，全速和低速模式o符合英特尔XHCI标准的USB主机•两个完全符合CAN2.0B标准的CAN总线接口o符合CAN2.0-A和CAN2.0-B和ISO118981-1标准•两个兼容SD/SDIO2.0/eMMC4.51的控制器•两个全双工SPI端口，具有三个外设芯片选择•两个高速UART（最高1Mb/s）•两个主从I2C接口•多达78个灵活多路复用I/O（MIO）（最多三组26个I/O），用于外设引脚分配•连接到PL的多达96个EMIO（最多三组32个I/O）互联•PS内和PS与PL之间的高带宽连接•ArmAMBA®AXI4为基础•QoS支持延迟和带宽控制•高速缓存一致性互连（CCI）系统内存管理•系统内存管理单元（SMMU）•Xilinx存储器保护单元（XMPU）平台管理单元•电源门PS外围设备，电源岛和电源域•时钟门PS外设用户固件选项配置和安全单元•BootsPS并配置PL•支持安全和非安全启动模式PS中的系统监视器•片内电压和温度检测可编程逻辑（PL）可配置逻辑块（CLB可配置逻辑块（CLB）•查找表（LUT）•触发器•可级联加法器36KbBlockRAM•真正的双端口•最大72位宽•可配置为双18KbUltraRAM•288Kb双端口•72位宽•错误检查和纠正DSP模块•27x18签名乘法•48位加法器/累加器•27位预加法器可编程I/O块.支持LVCMOS，LVDS和SSTL•1.0V至3.3VI/O.•可编程I/o延迟和SerDesJTAG边界扫描•IEEEStd1149.1兼容测试接口PCIExpress•支持Rootcomplex和EndPoint配置•支持最高Gen3速度•选择设备中最多五个集成块100G以太网MAC/PCS•符合IEEEStd802.3标准•CAUI-10（10x10.3125Gb/s）或CAUI-4（4x25.78125Gb/s）•CAUI-4配置中的RSFEC（IEEEStd802.3bj）•选定设备中最多有四个集成块Interlaken•符合Interlaken规范1.2•64/67编码•12x12.5Gb/s或6x25Gb/s•选定设备中最多有四个集成块视频编码器/解码器（VCU）•适用于EV设备•可从PS或PL访问•同时编码和解码•支持H.264和H.265PL中的系统监视器•片内电压和温度检测•10位200KSPSADC，最多17个外部输入功能摘要Table1:ZynqUltraScale+MPSoC:CGDeviceFeatureSummaryZU2CGZU3CGZU4CGZU5CGZU6CGZU7CGZU9CGApplicationProcessingUnitDual-coreArmCortex-A53MPCorewithCoreSight;NEON&Single/DoublePrecisionFloatingPoint;32KB/32KBLICache,1MBL2CacheReal-TimeProcessingUnitDual-coreArmCortex-R5withCoreSight;Single/DoublePrecisionFloatingPoint;32KB/32KBLICache,andTCMEmbeddedandExternalMemory256KBOn-ChipMemoryw/ECC;ExternalDDR4;DDR3;DDR3L;LPDDR4;LPDDR3;ExternalQuad-SPI;NAND;eMMCGeneralConnectivity214PSI/O;UART;CAN;USB2.0;I2C;SPI;32bGPIO;RealTimeClock;WatchDogTimers;TripleTimerCountersHigh-SpeedConnectivity4PS-GTR;PCIeGenl/2;SerialATA3.1;DisplayPort1.2a;USB3.0;SGMIISystemLogicCells103,320154,350192,150256,200469,446504,000599,550CLBFlip-Flops94,464141,120175,680234,240429,208460,800548,160CLBLUTs47,23270,56087,840117,120214,604230,400274,080DistributedRAM(Mb)1.21.82.63.56.96.28.8BlockRAMBlocks150216128144714312912BlockRAM(Mb)5.37.64.55.125.111.032.1UltraRAMBlocks0048640960UltraRAM(Mb)0013.518.0027.00DSPSlices2403607281,2481,9731,7282f520CMTs3344484Max.HPI/O")156156156156208416208Max.HDI/O(2)9696969612048120SystemMonitor2222222GTHTransceiver16.3Gb/s(3)001616242424GTYTransceivers32.75Gb/s0000000TransceiverFractionalPLLs0088121212PCIeGen3xl60022020150GInterlaken0000000100GEthernetw/RS-FEC0000000Notes:HP=High-performanceI/OwithsupportforI/Ovoltagefrom1.0Vto1.8V.HD=High-densityI/OwithsupportforI/Ovoltagefrom1.2Vto3.3V.GTHtransceiversintheSFVC784packagesupportdataratesupto12.5Gb/s.SeeTable2Table2:ZynqUltraScale+MPSoC:CGDevice-PackageCombinationsandMaximumI/OsPackage⑴(2)(3)(4)(5)PackageDimensions(mm)ZU2CGZU3CGZU4CGZU5CGZU6CGZU7CGZU9CGHD,HPGTH,GTYHD,HPGTH,GTYHD,HPGTH,GTYHD,HPGTH,GTYHD,HPGTH,GTYHD,HPGTH,GTYHD,HPGTHZGTYSBVA484(6)19x1924,580『024,580,0SFVA62521x2124,156O.r024,1560,0SFVC784⑺23x2396,156O.r096,1560f096,1564,096,1564,0FBVB90031x3148,15616,048,15616f048,15616,0FFVC90031x3148,15616,048,156.16,0FFVB115635x35120,20824,0120,20824,0FFVC115635x3548,31220,0FFVF151740x4048,41624,0Notes:GotoOrderingInformationforpackagedesignationdetails.FB/FFpackageshave1.0mmballpitch.SB/SFpackageshave0.8mmballpitch.Alldevicepackagecombinationsbondout4PS-GTRtransceivers.Alldevicepackagecombinationsbondout214PSI/OexceptZU2CGandZU3CGintheSBVA484andSFVA625packages,whichbondout170PSI/Os.Packagesthatbondout170PSI/OsupportDDR32-bitonly.Packageswiththesamelastletterandnumbersequence,e.g.zA484,arefootprintcompatiblewithallotherUltraScaledeviceswiththesamesequence.Thefootprintcompatibledeviceswithinthisfamilyareoutlined.All58HPI/OpinsarepoweredbythesameVccosupply.GTHtransceiversintheSFVC784packagesupportdataratesupto12.5Gb/s.

Table3:ZynqUltraScale+MPSoC:EGDeviceFeatureSummaryZU2EGZU3EGZU4EGZU5EGZU6EGZU7EGZU9EGZU11EGZU15EGZU17EGZU19EGApplicationProcessingUnitQuad-coreArmCortex-A53MPCorewithCoreSight;NEON&Single/DoublePrecisionFloatingPoint;32KB/32KBLICache,1MBL2CacheReal-TimeProcessingUnitDual-coreArmCortex-R5withCoreSight;Single/DoublePrecisionFloatingPoint;32KB/32KBLICache,andTCMEmbeddedandExternalMemory256KBOn-ChipMemoryw/ECC;ExternalDDR4;DDR3;DDR3L;LPDDR4;LPDDR3;ExternalQuad-SPI;NAND;eMMCGeneralConnectivity214PSI/O;UART;CAN;USB2.0;I2C;SPI;32bGPIO;RealTimeClock;WatchDogTimers;TripleTimerCountersHigh-SpeedConnectivity4PS-GTR;PCIeGen1/2;SerialATA3.1;DisplayPort1.2a;USB3.0;SGMIIGraphicProcessingUnitArmMali™-400MP2;64KBL2CacheSystemLogicCells103,320154,350192,150256,200469,446504,000599,550653,100746,550926,1941,143,450CLBFlip-Flops94,464141,120175,680234,240429,208460,800548,160597,120682,560846,8061,045,440CLBLUTs47,23270,56087,840117,120214,604230,400274,080298,560341,280423,403522,720DistributedRAM(Mb)1.21.82.63.56.96.28.89.111.38.09.8BlockRAMBlocks150216128144714312912600744796984BlockRAM(Mb)5.37.64.55.125.111.032.121.126.228.034.6UltraRAMBlocks004S6409608011210212SUltraRAM(Mb)0013.518.0027.0022.531.528.736.0DSPSlices2403607281,2481,9731,7282f5202,9283,5281,5901,968CMTs3344484841111Max.HPI/O(l)15615615615620841620841620S572572Max.HDI/O(2)9696969612048120961209696SystemMonitor22222222222GTHTransceiver16.3Gb/s(3)00161624242432244444GTYTransceivers32.75Gb/s00000001602828TransceiverFractionalPLLs008812121224123636PCIeGen3xl600220204045150GInterlaken00000001024100GEthernetw/RS-FEC00000002024Notes:HP=High-performanceI/OwithsupportforI/Ovoltagefrom1.0Vto1.8V.HD=High-densityI/OwithsupportforI/Ovoltagefrom1.2Vto3.3V.GTHtransceiversintheSFVC784packagesupportdataratesupto12.5Gb/s.SeeTable4.Table4:ZynqUltraScale+MPSoC:EGDevice-PackageCombinationsandMaximumI/OsPackage(1)⑵⑶H)⑸PackageDimensions(mm)ZU2EGZU3EGZU4EGZU5EGZU6EGZU7EGZU9EGZU11EGZU15EGZU17EGZU19EGHD,HPGTH,GTYHD,HPGTH,GTYHD,HPGTH,GTYHD,HPGTH,GTYHD,HPGTH,GTYHD,HPGTH,GTYHD,HPGTH,GTYHD,HPGTH,GTYHD,HPGTH,GTYHD,HPGTH,GTYHD,HPGTH,GTYSBVA484(6)19x1924,580,024,580,0SFVA62521x2124,1560,024,156Q,0SFVC784。)23x2396,1560,096,1560,096,1564,096,1564,0FBVB90031x3148,15616,048,15616,048,15616,0FFVC90031x3148,15616,048,15616,048,15616,0FFVB115635x35120,20824,0120,20824,0120,20824,0FFVC115635x3548z31220,048,31220,0FFVB151740x4072,41616,072,57216,072,57216,0FFVF151740x4048,41624,048,41632,0FFVC176042.5x42.596,41632,1696,41632,1696,41632,16FFVD176042.5x42.548,26044,2848,26044,28FFVE192445x4596,57244,096,57244,0Notes:GotoOrderingInformationforpackagedesignationdetails/5)FB/FFpackageshave1.0mmballpitch.SB/SFpackageshave0.8mmballpitch.Alldevicepackagecombinationsbondout4PS-GTRtransceivers.Alldevicepackagecombinationsbondout214PSI/OexceptZU2EGandZU3EGintheSBVA484andSFVA625packages,whichbondout170PSI/Os.Packageswiththesamelastletterandnumbersequence,e.g.,A484,arefootprintcompatiblewithallotherUltraScaledeviceswiththesamesequence.Thefootprintcompatibledeviceswithinthisfamilyareoutlined.All58HPI/OpinsarepoweredbythesameVccosupply.GTHtransceiversintheSFVC784packagesupportdataratesupto12.5Gb/s.ZU4EVZU5EVZU7EVApplicationProcessingUnitQuad-coreArmCortex-A53MPCorewithCoreSight;NEON&Single/DoublePrecisionFloatingPoint;32KB/32KBLICache,1MBL2CacheReal-TimeProcessingUnitDual-coreArmCortex-R5withCoreSight;Single/DoublePrecisionFloatingPoint;32KB/32KBLICache,andTCMEmbeddedandExternalMemoiy256KBOn-ChipMemoryw/ECC；ExternalDDR4;DDR3;DDR3L;LPDDR4;LPDDR3;ExternalQuad-SPI;NAND;eMMCGeneralConnectivity214PSI/O;UART;CAN;USB2.0;I2C;SPI;32bGPIO;RealTimeClock;WatchDogTimers;TripleTimerCountersHigh-SpeedConnectivity4PS-GTR;PCIeGen1/2;SerialATA3.1;DisplayPort1.2a;USB3.0;SGMIIGraphicProcessingUnitArmMali™-400MP2;64KBL2CacheVideoCodec111SystemLogicCells192J50256,200504,000CLBFlip-Flops175,680234,240460,800CLBLUTS87,940117,120230,400DistributedRAM(Mb)2.63.56.2BlockRAMBlocks128144312BlockRAM(Mb)4.55.111.0UltraRAMBlacks486496UltraRAM(Mb)13.518.027.0DSPSlices728L2481,728CMTS448Max.HPI/O⑴156156416Max.HDI/Q⑵969648SystemMonitor222GTHTransceiver16.3Gb/s(3)161624G7YTransceivers32.75Gb/s000TransceiverFractionalPLLs8812PCIeGen3X16222150GInterlaken000100GEthernetw/RS-FEC000Notes:HP=High-performanceI/OwithsupportforI/Ovoltagefrom1.0Vto1.8V.HD=High-densityI/OwithsupportforI/Ovoltagefrom1.2Vto3.3V.GTHtransceiversintheSFVC784packagesupportdataratesupto12.5Gb/s.SeeTable6Table6:ZynqUltraScale+MPSoC:EVDevice-PackageCombinationsandMaximumI/OsPackage(1K2)(3I(41PackageDimensions(mm)ZU4EVZU5EVZU7EVHDfHPGTH,GTYHD,HPGTH,GTYHD,HPGTH,GTYSFVC784(5)23x2396,1564,096,1564,0FBVB90031x3148,15616f048,15616,048,15616r0FFVC115635X3548,31220f0FFVF151740X4048,41624r0Notes:GotoOrdenngInformationforpackagedesignationdetails.FB/FFpackageshave1.0mmballpitch.SFpackageshave0.8mmballpitch.Alldevicepackagecombinationsbondout4PS-GTRtransceivers.Packageswiththesamelastletterandnumbersequence,e.g.rC784zarefootprintcompatiblewithallotherUltraScaledeviceswiththesamesequence.Thefootprintcompatibledeviceswithinthisfamilyareoutlined.GTHtransceiversintheSFVC784packagesupportdataratesupto12.5Gb/s.ZynqUltraScale+MPSoC是一款全面的器件系列，提供单芯片，所有可编程异构多处理器，为设计人员提供软件，硬件，互连，电源，安全性和I/O可编程性。ZynqUltraScale+MPSoC系列中的器件系列允许设计人员使用行业标准工具从单一平台瞄准成本敏感型和高性能应用。虽然每个ZynqUltraScale+MPSoC包含相同的PS，但PL，视频硬块和I/O资源在不同设备之间有所不同。Table7:ZynqUltraScale+MPSoCDeviceFeaturesCGDevicesEGDevicesEVDevicesAPUDual-coreArmCortex-A53Quad-coreArmCortex-A53Quad-coreArmCortex-A53RPUDual-coreArmCortex-R5Dual-coreArmCortex-R5Dual-coreArmCortex-R5GPUMali-400MP2Mali-400MP2VCUH.264/H.265ZynqUltraScale+MPSoC能够满足广泛的应用，包括：•汽车：驾驶员辅助，驾驶员信息和信息娱乐•无线通信：支持多光谱波段和智能天线•有线通信：多种有线通信标准和上下文感知网络服务•数据中心：软件定义网络（SDN），数据预处理和分析•更智能的愿景：不断发展的视频处理算法，对象检测和分析•连接控制/M2M：灵活/适应性强的制造，工厂吞吐量，质量和安全性UltraScaleMPSoC架构提供32至64位的处理器可扩展性，支持虚拟化，软硬件组合，用于实时控制，图形/视频处理，波形和数据包处理，下一代互连和存储器，高级电源管理以及提供多级安全性，安全性和可靠性的技术增强功能。Xilinx为ZynqUltraScale+MPSoC系列提供大量软IP。独立和Linux设备驱动程序可用于PS和PL中的外围设备。Xilinx的Vivado®DesignSuite，SDK™和PetaLinux开发环境可为软件，硬件和系统工程师提供快速的产品开发。基于Arm的PS还将Xilinx现有的PL生态系统与广泛的第三方工具和IP提供商结合在一起。ZynqUltraScale+MPSoC系列以优化的异构处理引擎组合形式提供前所未有的处理，I/O和存储器带宽，这些引擎嵌入下一代高性能片上互连，并具有适当的片上存储器子系统。异构处理和可编程引擎针对不同的应用任务进行了优化，使ZynqUltraScale+MPSoC能够提供满足下一代智能系统所需的广泛性能和效率，同时保持与原始Zynq-7000AllProgrammableSoC系列的向后兼容性。UltraScaleMPSoC架构还集成了多级安性，更高的安全性和先进的电源管理，这些都是下一代智能系统的关键要求。Xilinx的嵌入式UltraFast™设计方法充分利用了UltraScaleMPSoC架构提供的ASIC级功能，同时支持快速系统开发。包含应用程序处理器在内均支持高级操作系统，例如Linux。与Cortex-A53处理器一起使用的其他标准操作系统也可用于ZynqUltraScale+MPSoC系列。PS和PL位于不同的电源域上，如果需要，用户可以关闭PL以进行电源管理。PS中的处理器始终首先启动，允许采用以软件为中心的PL配置方法。PL配置由CPU上运行的软件管理，因此它的启动类似于ASSP。处理系统应用处理单元（APU）APU的主要功能包括：,64位四核ArmCortex-A53MPCores。与每个核心相关的功能包括：oArmv8-A架构o工作目标频率：高达1.5GHzo单精度和双精度浮点：4个SP/2DPFLOPoNEON高级SIMD支持，具有单精度和双精度浮点指令o在64位工作模式下设置A64指令，在32位工作模式下设置A32/T32指令o1级缓存（单独的指令和数据，每个Cortex-A53CPU各32KB）-具有奇偶校验支持的双向组关联指令高速缓存-支持ECC的4路组关联数据缓存o每处理器核心的集成内存管理单元（MMU）oTrustZone用于安全模式操作o虚拟化支持,能够在单处理器，对称四处理器和非对称四处理器模式下运行,集成的16路组关联1MB统一级2缓存，支持ECC,中断和定时器o通用中断控制器（GIC-400）oArm通用定时器（每个CPU4个定时器）o一个看门狗定时器（WDT）o一个全球计时器o两个三重定时器/计数器（TTC）•CoreSight调试和跟踪支持o用于指令跟踪的嵌入式跟踪宏单元（ETM）o交叉触发接口（CTI）启用硬件断点和触发器,PL的ACP接口，用于I/O一致性和二级高速缓存分配,PL的ACE接口用于完全一致性,每个处理器内核上的电源岛门控,每个核心可选的eFUSE禁用实时处理单元（RPU）,双核ArmCortex-R5MPCores。与每个核心相关的功能包括：oArmv7-R架构（32位）o工作目标频率：高达600MHzoA32/T32指令集支持o具有ECC支持的4路组关联1级高速缓存（单独的指令和数据，每个32KB）o每个处理器的集成存储器保护单元（MPU）o支持ECC的128KB紧耦合存储器（TCM）o在锁步模式下，TCM可以组合成256KB,能够在单处理器或双处理器模式下运行（分离和锁定步骤）,专用SWDT和两个三重定时器计数器（TTC）,CoreSight调试和跟踪支持o用于指令和跟踪的嵌入式跟踪宏单元（ETM）o交叉触发接口（CTI）启用硬件断点和触发器,可选的eFUSE禁用全功率域DMA（FPD-DMA）和低功耗域DMA（LPD-DMA）•两个通用DMA控制器，一个在全功率域（FPD-DMA）,一个在低功率域（LPD-DMA）•每个DMA八个独立通道•多种传输类型：o记忆到记忆o内存到外设o外围到内存和o分散-聚集•每个DMA8个外设接口•每个DMA的TrustZone，用于可选的安全操作Xilinx存储器保护单元（XMPU）•基于区域的内存保护单元•最多16个地区•每个区域支持1MB或4KB的地址对齐•地区可以重叠；较高的区域编号具有优先权•可以单独启用或禁用每个区域•每个区域都有一个起始和结束地址图形处理单元（GPU）•支持OpenGLES1.1和2.0•支持OpenVG1.1•工作目标频率：高达667MHz•单几何处理器和两个像素处理器•像素填充率：2Mpixel/sec/MHz•三角速率：0.11Mtriangles/sec/MHz•64KB二级缓存（只读）•4X和16X抗锯齿支持•ETC1纹理压缩，以减少外部存储器带宽•广泛的纹理格式支持oRGBA8888,565,1556o单声道8,16oYUV格式支持•跨不同图形着色器引擎的自动负载平衡•2D和3D图形加速•高达4K纹理输入和4K渲染输出分辨率•每个几何处理器和像素处理器支持4KB页面MMU•每个GPU引擎和共享缓存上的电源岛门控•可选的eFUSE禁用动态内存控制器（DDRC）•DDR3，DDR3L，DDR4，LPDDR3，LPDDR4•目标数据速率：在-1速度等级中高达2400Mb/sDDR4操作•支持DDR4，DDR3，DDR3L或LPDDR3内存的32位和64位总线宽度，以及支持LPDDR4内存的32位总线宽度•ECC支持（使用额外位）•最高总容量为32GB•低功耗模式o主动/预充电断电o自刷新，包括在控制器电源循环后从自刷新中清除退出•通过允许软件测量读/写眼并动态进行延迟调整来增强DDR培训•独立的性能监视器，用于读取路径和写入路径•将PHY调试访问端口（DAP）集成到JTAG中进行测试DDR存储器控制器是多端口的，使PS和PL能够共享访问公共存储器。DDR控制器具有六个AXI从端口用于此目的：•ArmCortex-A53CPU，RPU（ArmCortex-R5和LPD外设），GPU，高速外设（USB3，PCIe和SATA）以及高性能端口（HP0和HP1）的两个128位AXI端口）从PL到CacheCoherentInterconnect（CCI）•一个64位端口专用于ArmCortex-R5CPU•来自DisplayPort的一个128位AXI端口和来自PL的HP2端口•来自HP3的一个128位AXI端口和来自PL的HP4端口•来自GeneralDMA的一个128位AXI端口和来自PL的HP5高速连接外设PCIe•符合PCIExpressBaseSpecification2.1•完全符合PCIExpress协议规则•通道宽度：Gen1或Gen2速率下的x1，x2或x4•1个虚拟频道•全双工PCIe端口•端点和单个PCIe链路根端口•根端口支持增强配置访问机制（ECAM），Cfg事务生成•根端口支持INTx和MSI•对MSI或MSI-X的端点支持o1物理功能，无SR-IOVo没有放松或ID订购o完全可配置的BARo不建议使用INTx，但可以生成o端点支持具有地址转换和中断功能的可配置目标/从属孔径SATA•符合SATA3.1规范•SATA主机端口最多支持2个外部设备•符合高级主机控制器接口（'AHCI'）ver。1.3•1.5Gb/s，3.0Gb/s和6.0Gb/s数据速率•电源管理功能：支持部分和睡眠模式USB3.0•两个USB控制器（可配置为USB2.0或USB3.0）•高达5.0Gb/s的数据速率•主机和设备模式o超高速，高速，全速和低速o最多12个端点oUSB主机控制器寄存器和数据结构符合IntelxHCI规范o带有内置DMA的64位AXI主端口o电源管理功能：休眠模式DisplayPort控制器•使用DisplayPort输出进行4K显示处理o最大分辨率为4Kx2K-30（30Hz像素速率）oDisplayPortAUX通道和输出上的热插拔检测（HPD）oRGBYCbCr,4：2：0;4：2：2,4：4：4,6,8,10和12b/coY-only,xvYCC,RGB4：4：4,YCbCr4：4：4,YCbCr4：2：2和YCbCr4：2：0视频格式，每种颜色分量为6,8,10和12位o256色调色板o多帧缓冲格式o通过调色板，每像素1,2,4,8位（bpp）o16,24,32bppo图形格式，如RGBA8888，RGB555等。•接受来自PL或专用DMA控制器的流视频•启用Alpha混合图形和色度键控•音频支持o单个流最多可携带8个LPCM通道，192kHz，24位分辨率o支持压缩格式，包括DRA，DolbyMAT和DTSHDo多流传输可以扩展音频通道的数量o音频复制保护o2通道流式传输或来自PL的输入o来自存储器音频帧缓冲器的多通道非流式音频•包括符合ISO/IEC13818-1的系统时钟（STC）•使用最少资源显示引导时间平台管理单元（PMU）•在引导期间执行系统初始化•在睡眠状态期间充当应用程序和实时处理器的代理•唤醒请求后启动上电并重新启动•始终保持系统电源状态•管理上电，断电，复位，时钟门控以及岛屿和域的电源门控所需的低级事件序列•提供错误管理（错误处理和报告）•提供安全检查功能（例如，内存清理）PMU包括以下块：•平台管理处理器•固定ROM，用于启动设备•带有ECC的128KBRAM，用于可选的用户/固件代码•本地和全局寄存器，用于管理掉电，上电，复位，时钟门控和电源门控请求•中断控制器，具有来自其他模块的16个中断和处理器间通信接口（IPI）•GPI和GPO与PSI/O和PL之间的接口•用于PMU调试的JTAG接口•可选的用户定义固件配置安全单元（CSU）•具有内置ECC的三重冗余安全处理器模块（SPB）•加密接口块由o256位AES-GCMoSHA-3/384o4096位RSA•主要管理单位•内置DMA•PCAP界面•在预配置阶段支持ROM验证•以安全或非安全引导模式将第一阶段引导加载程序（FSBL）加载到OCM中•配置后支持电压，温度和频率监控Xilinx外设保护单元（XPPU）•提供外围保护支持•同时最多20个主控•多孔径尺寸•基于每个主站的指定一组地址孔径的访问控制•64KB外设光圈，并控制每个外设的访问I/O外设IOP单元包含数据通信外围设备。IOP的主要功能包括：三速千兆以太网•兼容IEEEStd802.3，支持10/100/1000Mb/s传输速率（全双工和半双工）•支持巨型帧•内置Scatter-GatherDMA功能•RMON/MIB的统计计数器寄存器•带有外部PHY的RGMII接口上的多种I/O类型（1.8,2.5,3.3V）•PL的GMII接口支持接口：TBI，SGMII和RGMIIv2.0支持•在传输帧上生成自动填充和循环冗余校验（CRC）•发送器和接收IP，TCP和UDP校验和卸载•用于物理层管理的MDIO接口•全双工流量控制，可识别传入的暂停帧和传输暂停帧的硬件生成•802.1QVLAN标记，识别传入VLAN和优先级标记帧•支持IEEEStd1588v2SD/SDIO3.0控制器除安全数字（SD）设备外，该控制器还支持eMMC4.51。•仅限主机模式支持•内置DMA•1/4位SD规范，3.0版•1/4/8-biteMMC规范，版本4.51•支持SD卡和eMMC（托管NAND）的主启动•高速，默认速度和低速支持•支持1位和4位数据接口o低速时钟0-400KHZo默认速度0-25MHZo高速时钟0-50MHZ•高速接口oSDUHS-1：208MHzoeMMCHS200：200MHz•内存，I/O和SD卡•电源控制模式•数据FIFO接口高达512BUART•可编程波特率发生器•6,7或8个数据位•1,1.5或2个停止位•奇数，偶数，空格，标记或无奇偶校验•奇偶校验，成帧和溢出错误检测•换行生成和检测•自动回声，本地环回和远程环回通道模式•调制解调器控制信号：CTS，RTS，DSR，DTR，RI和DCD（仅限EMIO）SPI•全双工操作可同时接收和发送•128B深度读写FIFO•主或从SPI模式•最多三条芯片选择线•多主环境•如果检测到多个主站，则标识错误条件•可选的主时钟参考•软件可以轮询状态或中断驱动I2C•128位缓冲区大小•正常（100kHz）和快速总线数据速率（400kHz）•主或从模式•正常或扩展寻址•I2C总线保持，用于慢速主机服务GPIO•最多128个GPIO位o来自MIO的高达78位和来自EMIO的高达96位•每个GPIO位可以动态编程为输入或输出•所有寄存器的每个位的独立复位值•为每个GPIO信号生成中断请求•所有控制寄存器的单通道（位）写入功能包括数据输出寄存器，方向控制寄存器和中断清除寄存器•在输出模式下回读CAN•符合ISO11898-1，CAN2.0A和CAN2.0B标准•标准（11位标识符）和扩展（29位标识符）帧•比特率高达1Mb/s•发送和接收消息FIFO,深度为64条消息•TXFIFO和RXFIFO的水印中断•在正常模式下自动重发错误或仲裁丢失•四个验收过滤器的验收过滤•具有自动唤醒功能的睡眠模式•窥探模式•接收消息的16位时间戳•内部生成的参考时钟和MIO的外部参考时钟输入•在24MHz参考时钟输入时，保证时钟采样边沿在80%到83%之间•每个端口可选的eFUSE禁用USB2.0•两个USB控制器（可配置为USB2.0或USB3.0）•主机，设备和On-The-Go（OTG）模式•高速，全速和低速•最多12个端点•8位ULPI外部PHY接口•USB主机控制器寄存器和数据结构符合IntelxHCI规范。•64位AXI主端口，内置DMA•电源管理功能：休眠模式静态存储器接口静态存储器接口支持外部静态存储器。•ONFI3.1NAND闪存支持，最高支持24位ECC•1位SPI，2位SPI，4位SPI（Quad-SPI）或2个Quad-SPI（8位）串行NOR闪存•支持托管NAND闪存的8位eMMC接口NANDONFI3.1闪存控制器•符合ONFI3.1标准•支持每个ONFI3.1规格的芯片选择减少•SLCNAND用于引导/配置和数据存储•基于SLCNAND的ECC选项o每512+备用字节为1位，4位或8位o每1024个备用字节24位•最大吞吐量如下o异步模式（SDR）24.3MB/so同步模式（NV-DDR）112MB/s（100MHz闪存时钟）•8位SDRNAND接口•两个芯片选择•可编程访问时序•1.8V和3.3VI/O.•内置DMA以提高性能四SPI控制器•4字节（32位）和3字节（24位）地址宽度•主模式下的最大SPI时钟，150MHz•单，双并行和双堆叠模式•32位AXI线性地址映射接口，用于读取操作•最多两个片选信号•写保护信号•保持信号•4位双向I/O信号•x1/x2/x4需要读取速度•仅需x1写入速度•64字节入口FIFO深度，以提高QSPI读取效率•内置DMA以提高性能视频编码器/解码器（VCU）ZynqUltraScale+MPSoC包括指定设备中可用的视频编解码器（编码器/解码器）使用EV后缀。VCU位于PL中，可以从PL或PS访问。•通过单独的核心同时进行编码和解码•H.264高配置级别5.2（4Kx2K-60）•H.265（HEVC）主，main10配置文件，5.1级，高层，最高4Kx2K-60速率•8位和10位编码•4：2：0和4：2：2色度采样•8Kx4K-15速率•多流，总计4Kx2K-60速率•低延迟模式•可以共享PSDRAM或在PL中使用专用DRAM•时钟/电源管理•OpenMaxLinux驱动程序互联所有模块通过多层Arm高级微处理器总线架构（AMBA）AXI互连相互连接并连接到PL。互连是非阻塞的，并支持多个同时的主从事务。互连设计有延迟敏感的主设备，例如ArmCPU，具有到存储器的最短路径，以及带宽关键主设备，例如潜在的PL主设备，具有与它们需要通信的从设备的高吞吐量连接。可以通过互连中的服务质量（QoS）块来调节通过互连的流量。QoS功能用于调节CPU，DMA控制器和表示IOP中主设备的组合实体生成的流量。PS接口PS接口包括片外的外部接口或从PS到PL的信号。PS外部接口ZynqUltraScale+MPSoC的外部接口使用专用引脚，不能将其分配为PL引脚。这些包括：•时钟，复位，引导模式和电压参考•多达78个专用多路复用I/O（MIO）引脚，可通过软件配置连接到任何内部I/O外围设备和静态内存控制器•带有可选ECC的32位或64位DDR4/DDR3/DDR3L/LPDDR3存储器•带有可选ECC的32位LPDDR4内存•4个通道（TX和RX对）用于收发器MIO概述IOP外设通过最多78个专用多路复用I/O（MIO）引脚的共享池与外部设备进行通信。每个外设都可以分配几个预定义的引脚组中的一个，实现同时灵活分配多个设备。虽然78个引脚不足以同时使用所有I/O外设，但大多数IOP接口信号可供PL使用，允许在上电和正确配置时使用标准PLI/O引脚。扩展的多路复用I/O（EMIO）允许未映射的PS外设访问PLI/O。端口映射可以出现在多个位置。例如，CAN引脚最多有12个可能的端口映射。PS配置向导（PCW）工具有助于外设和静态存储器引脚映射。

Table8:MIOPeripheralInterfaceMappingPeripheralInterfaceMIOEMIOQuad-SPINANDYesNoUSB2.0:0,1Yes:ExternalPHYNoSDIO0,1YesYesSPI:0,1I2C:0,1CAN:0,1GPIOYesCAN:ExternalPHYGPIO:Upto78bitsYesCAN:ExternalPHYGPIO:Upto96bitsGigE:0,1,2,3RGMIIv2.0:ExternalPHYSupportsGMII,RGMIIv2.0(HSTL),RGMIIvl.3zMil,SGMII,and1000BASE-XinProgrammableLogicUART:0zlSimpleUART:_Onlytwopins(TXandRX)FullUART(TX,RX,DTR,DCD,DSR,RI,RTS,andCTS)requireseither:TwoProcessingSystem(PS)pins(RXandTX)throughMIOandsixadditionalProgrammableLogic(PL)pins,orEightProgrammableLogic(PL)pinsDebugTracePortsYes:Upto16tracebitsYes:Upto32tracebitsProcessorJTAGYesYes收发器（PS-GTR）四个PS-GTR收发器位于全功率域（FPD）,支持高达6.0Gb/s的数据速率。所有协议都不能同时固定。在任何给定时间，可以使用收发器固定四个差分对。这是用户可通过高速I/O多路复用器（HS-MIO）编程的。•四路收发器PS-GTR（TX/RX对）能够同时支持以下标准o在Genl（2.5Gb/s）或Gen2（5.0Gb/s）速率下的PCIe的x1，x2或x4通道o1或2个DisplayPort通道（仅限TX），1.62Gb/s，2.7Gb/s或5.4Gb/so1个或2个SATA通道，1.5Gb/s，3.0Gb/s或6.0Gb/so以5.0Gb/s的速率连接1个或2个USB3.0通道o1-4以太网SGMII通道，速率为1.25Gb/s•提供灵活的主机可编程多路复用功能，用于将收发器资源连接到PS主站（DisplayPort，PCIe，Serial-ATAUSB3.0和GigE）。HS-MIOHS-MIO的功能是复用从高速PS外设到PS-GTR收发器上的差分对的访问，如配置寄存器中所定义。PS中的高速接口最多可使用4个收发器通道。Table9:HS-MIOPeripheralInterfaceMappingPeripheralInterfaceLaneOLanelLane2Lane3PCIe(xl,x2orx4)PCIeOPCIelPCIe2PCIe3SATA(1or2channels)SATA0SATAISATA0SATAIDisplayPort(TXonly)DPIDP0DPIDPOUSB0USBOUSBOUSBOUSB1USB1SGMII0SGMII0SGMII1SGMIUSGMII2SGMII2SGMII3SGMII3PS-PL接口PS-PL接口包括：•AMBAAXI4接口，用于主要数据通信o从PL到PS的六个128位/64位/32位高性能（HP）从属AXI接口。-从PL至UPSDDR的四个128位/64位/32位HPAXI接口。-从PL到缓存相干互连（CCI）的两个128位/64位/32位高性能相干（HPC）端口。o从PS到PL的两个128位/64位/32位HPMasterAXI接口。oPS（PL_LPD）中从PL到RPU的一个128位/64位/32位接口，用于低延迟访问OCM。o从PS到PL（LPD_PL）的RPU的一个128位/64位/32位AXI接口，用于低延迟访问PL。o一个128位AXI接口（ACP端口），用于从PL到Cortex-A53高速缓存的I/O相干访问。该接口为Cortex-A53高速缓存提供硬件一致性。o一个128位AXI接口（ACE端口），用于从PL到Cortex-A53的完全一致访问。该接口为Cortex-A53高速缓存和PL提供硬件一致性。•时钟和复位o通过启动/停止控制向PL输入四个PS时钟。oPL的四个PS复位输出。高性能AXI端口高性能AXI4端口提供从PL到DDR的访问以及PS中的高速互连。从PL到PS的六个专用AXI内存端口可配置为128位，64位，或32位接口。这些接口通过FIFO接口将PL连接到存储器互连。两个AXI接口支持对APU高速缓存的I/O一致访问。每个高性能AXI端口都具有以下特性：•减少PL和处理系统内存之间的延迟•1KB深FIFO•可配置为128位，64位或32位AXI接口•向DDR发出多个AXI命令加速器一致性端口（ACP）ZynqUltraScale+MPSoC加速器一致性端口（ACP）是一个64位AXI从接口，提供APU与PL中潜在加速器功能之间的连接。ACP直接将PL连接到ArmCortex-A53处理器的监听控制单元（SCU），从而实现对L2缓存中CPU数据的高速缓存一致性访问。与传统缓存刷新和加载方案相比，ACP在PS和基于PL的加速器之间提供低延迟路径。ACP仅监视CPUL2缓存中的访问，从而提供硬件的一致性。它不支持PL方面的一致性。因此，该接口非常适用于PL中的DMA或加速器，只需要CPU高速缓存存储器的一致性。例如，如果PL中的MicroBlaze™处理器连接到ACP接口，则MicroBlaze处理器的缓存将与Cortex-A53缓存不一致。AXI一致性扩展（ACE）ZynqUltraScale+MPSoCAXI一致性扩展（ACE）是一个64位AXI4从接口，提供APU与PL中潜在加速器功能之间的连接。ACE直接将PL连接到ArmCortex-A53处理器的监听控制单元（SCU），实现缓存一致性访问缓存一致性互连（CCI）。与传统缓存刷新和加载方案相比，ACE在PS和基于PL的加速器之间提供低延迟路径。ACE监听对CCI和PL端的访问，从而提供硬件的完全一致性。该接口可用于将PL中的高速缓存接口连接到PS，因为Cortex-A53存储器和PL主存储器上的高速缓存被窥探，从而提供完全一致性。例如，如果PL中的MicroBlaze处理器使用ACE接口连接，则Cortex-A53和MicroBlaze处理器高速缓存将彼此一致。可编程逻辑本节介绍可编程逻辑（PL）中的块信息。设备布局基于UltraScale架构的设备以列-网格布局排列。资源列以不同的比率组合，以提供设备密度，目标市场或应用以及设备成本的最佳能力。UltraScale+MPSoC的核心是处理系统，它取代了一些完整或部分可编程逻辑资源。图1显示了将资源组合在一起的设备级视图。为简单起见，未示出某些资源，例如处理系统，PCIe的集成块，配置逻辑和系统监视器。

Figure1:DevicewithColumnarResources设备内的资源分为分段时钟区域。时钟区域的高度为60CLBo一组52个I/O,24个DSP片，12个BlockRAM或4个收发器通道也与时钟区域的高度相匹配。无论器件大小或区域中的资源组合如何，时钟区域的宽度在所有情况下基本相同，从而实现可重复的时序结果。每个分段时钟区域包含跨越其整个高度和宽度的垂直和水平时钟路由。这些水平和垂直时钟路由可以在时钟区域边界进行分段，以提供灵活，高性能，低功耗的时钟分配架构。图2是分成区域的设备的表示。Figure1:DevicewithColumnarResourcesClockRegionWidthClockRegionHeightDS891_02_012915Figure2:Column-BasedDeviceDividedintoClockRegions输入输出DS891_02_012915Figure2:Column-BasedDeviceDividedintoClockRegions所有ZynqUltraScale+MPSoC都具有用于与外部组件通信的I/O引脚。此外，在MPSoC的PS中，还有另外78个I/O,I/O外设用于与外部组件通信，称为多路复用I/O(MIO)o如果I/O外设需要多78个引脚，则PL中的I/O引脚可用于扩展MPSoC接口功能，称为扩展MIO(EMIO)oZynqUltraScale+MPSoC的PL中的I/O引脚数量因器件和封装而异。每个I/O都是可配置的，并且可以符合大量I/O标准。I/O被归类为高性能(HP)或高密度(HD)。HPI/O经过优化，可实现最高性能操作，从1.0V到1.8VoHDI/O是以24个存储体组织的降低功能I/O，提供1.2V至3.3V的电压支持。所有I/O引脚都按存储区组织，每个存储区52个HP引脚或每个存储区24个HD引脚。每个bank都有一个公共VCCO输出缓冲电源，它也为某些输入缓冲器供电。某些单端输入缓冲器需要内部生成或外部施加的参考电压（VREF）。VREF引脚可以直接从PCB驱动，也可以使用每个bank中的内部VREF发生器电路在内部生成。I/O电气特性单端输出使用传统的CMOS推/拉输出结构，驱动高电平朝向VCCO或低电平接地，并且可以进入高阻态。系统设计人员可以指定转换速率和输出强度。输入始终处于活动状态，但通常在输出处于活动状态时被忽略。每个引脚可选择具有弱上拉或弱下拉电阻。大多数信号引脚对可以配置为差分输入对或输出对。差分输入引脚对可选择使用100。内部电阻端接。所有基于UltraScale架构的设备支持LVDS以外的差分标准，包括RSDS，BLVDS，差分SSTL和差分HSTL。每个I/O都支持存储器I/O标准，例如单端和差分HSTL以及单端和差分SSTL。ZynqUltraScale+系列支持MIPI，在I/Obank中具有专用的D-PHY。三态数字控制阻抗和低功耗I/O特性3态数字控制阻抗（T_DCI）可以控制输出驱动阻抗（串联终端），或者可以将输入信号并联终止到VCCO或分离（戴维宁）终端到VCCO/2。这允许用户使用T_DCI消除信号的片外终端。除了节省电路板空间外，端接器在输出模式或3态时自动关闭，与片外端接相比可节省相当大的功率。I/O还具有IBUF和IDELAY的低功耗模式，可进一步节省功耗，尤其是在用于实现存储器接口时。I/O逻辑输入和输出延迟所有输入和输出均可配置为组合或注册。所有输入和输出均支持双倍数据速率（DDR）。任何输入或输出都可以单独延迟最多1,250ps的延迟，分辨率为5-15ps。这种延迟实现为IDELAY和ODELAY。延迟步骤的数量可以通过配置来设置，并且还可以在使用时递增或递减。IDELAY和ODELAY可以级联在一起，使单个方向的延迟量加倍。ISERDES和OSERDES许多应用程序将高速，位串行I/O与设备内部较慢的并行操作相结合。这需要I/O逻辑内部的串行器和解串器（SerDes）。每个I/O引脚都具有IOSERDES（ISERDES和OSERDES），能够执行串行到并行或并行到串行的转换，可编程宽度为2,4或8位。这些I/O逻辑功能可将高性能接口（如千兆以太网/1000BaseX/SGMII）从收发器移至SelectIO接口。高速串行收发器在同一PCB上，背板上以及甚至更长距离上的设备之间的超快串行数据传输对于扩展到100Gb/s和400Gb/s线路卡变得越来越重要。在这些高数据速率下，需要专门的专用片上电路和能够应对信号完整性问题的差分I/O.ZynqUltraScale+MPSoC使用三种类型的收发器：GTH，GTY和PS-GTR。所有收发器都以四个为一组进行排列，称为收发器Quad。每个串行收发器是组合的发送器和接收器。表10比较了可用的收发器。Table10:TransceiverInformationZynqUltraScale+MPSoCsTypePS-GTRGTHGTYQty40-440-28Max.DataRate6.0Gb/s16.3Gb/s32.75Gb/sMin.DataRate1.25Gb/s0.5Gb/s0.5Gb/sApplicationsPCIeGen2USBEthernetBackplaneHMC100G+OpticsChip-to-Chip25G+BackplaneHMC本节中的以下信息仅适用于GTH和GTY。串行发送器和接收器是独立电路，使用先进的锁相环（PLL）架构将参考频率输入乘以4到25之间的某些可编程数字，成为位串行数据时钟。每个收发器都具有大量用户可定义的功能和参数。所有这些都可以在设备配置期间定义，并且许多也可以在操作期间进行修改。发送器发送器基本上是一个并行到串行转换器，GTH的转换率为16,20,32,40,64或80，而GTY的转换率为16,20,32,40,64,80,128或160。这允许设计人员在高性能设计中将数据路径宽度与时序裕度进行权衡。这些发送器输出通过单通道差分输出信号驱动PC板。TXOUTCLK是适当划分的串行数据时钟，可直接用于寄存来自内部逻辑的并行数据。输入的并行数据通过可选的FIFO提供，并为8B/10B，64B/66B或64B/67B编码方案提供额外的硬件支持，以提供足够数量的转换。位串行输出信号通过差分信号驱动两个封装引脚。该输出信号对具有可编程信号摆幅以及可编程预加重和后加重，以补偿PC板损耗和其他互连特性。对于较短的通道，可以减少摆动以降低功耗。接收器接收器基本上是一个串并转换器，将输入的位串行差分信号转换为并行的字流，GTH中的每个为16,20,32,40,64或80位。或GTY的16,20,32,40,64,80,128或160。这允许设计人员将内部数据路径宽度与逻辑时序裕度进行权衡。接收器接收输入差分数据流，通过可编程DC自动增益控制，线性和判决反馈均衡器（以补偿PC板，电缆，光学和其他互连特性），并使用参考时钟输入启动时钟识别。不需要单独的时钟线。数据模式使用非归零（NRZ）编码，并且可选地通过使用所选择的编码方案来确保足够的数据转换。然后使用RXUSRCLK时钟将并行数据传输到器件逻辑。对于短通道，收发器提供特殊的低功耗模式（LPM），可将功耗降低约30%。接收器DC自动增益控制以及线性和判决反馈均衡器可以选择“自适应”以自动学习和补偿不同的互连特性。这为坚固的10G+和25G+背板提供了更大的余量。带外信令收发器提供带外（OOB）信令，通常用于从发送器向接收器发送低速信号，同时高速串行数据传输不活动。这通常在链路处于断电状态或尚未初始化时完成。这有利于PCIe和SATA/SAS和QPI应用程序。用于PCIExpress设计的集成模块ZynqUltraScale+MPSoC包括符合PCIExpress基本规范修订版3.1的PCIe集成模块，可以以高达x8的通道宽度和高达8.0GT/s的速度（Gen3）运行。PCIe的所有集成块都可以配置为端点或根端口。根端口可用于构建兼容的根联合体的基础，允许通过PCIExpress协议进行定制的芯片到芯片通信，