华南理工大学数字系统设计实验2报告

华南理工大学数字系统设计实验2报告华南理工大学数字系统设计实验2报告华南理工大学数字系统设计实验2报告实验二组合逻辑、时序逻辑根本模块电路设计地点：31号楼312房；实验台号：12实验日期与时间：2021年11月24日评分：预习检查纪录：批阅教师：报告内容：一、实验要求完成3-8译码器的仿真实验设计，并且将编译好的程序生成可下载文件，将生成文件经过USB-blaster为FPGA编程；设计一个将系统时钟50MHz分频为1Hz的时钟的分频器，并且将编译好的程序生成可下载文件，将生成文件经过USB-blaster为FPGA编程；依据?USB-blaster驱动安装教程?安装完usb-blaster驱动，并且完成下载；会查察芯片资料，比方数据手册，进而完成实验设计；借助younever_v1.2信号分配表，学会在下载编程时，正确分配引脚。二、实验内容13-8译码器设计1.1设计要求1)3个译码输入端A、B、C，分别对应开发板上表示为ONDIP的2,3,42)EN为使能端〔低电平有效〕，对应开发板上表示为ONDIP的1管脚Y为译码输出，8位位矢量种类。D3至D10输入采用电平开关，译码输出采用LED指示灯显示5〕管脚对应见表2所示的信号分配表。6〕译码表以下表1：1表1译码表表2信号分配表编号信号名信号说明EP2C8Q208150MHz主时钟Bank1_23_I2SW0按下为低电平Bank2_208_IO3SW1按下为低电平Bank2_198_IO4SW2按下为低电平Bank2_201_IO5SW3按下为低电平Bank2_199_IO6LED0低电平点亮Bank2_207_IO7LED1低电平点亮Bank2_203_IO8LED2低电平点亮Bank2_206_IO9LED3低电平点亮Bank2_205_IO10LED4低电平点亮Bank2_200_IO11LED5低电平点亮Bank2_195_IO21.2设计思路个译码输入端A、B、C，EN为使能端，Y[0]到Y[7]为输出端。其中，输入和输出的逻辑关系见表1。整体设计见图1。使用到case语句和if语句图13-8译码器输入输出框架1.3VHDL描述用QuartusII9.0设计3-8译码器，代码以下：---------------------------------------------------------VHDLexperience2ChenYirong---------------------------------------------------------includelibraryLIBRARYIEEE;--IEEELibrary--includepackageUSEIEEE.std_logic_1164.ALL;--usepackageUSEIEEE.std_logic_unsigned.all;---------------------------------------------------------3--introduceentityENTITYyimaqi38IS--shitiPORT(A,B,C,EN:INstd_logic;--A,B,CisINPUTandENisshinengduan:OUTstd_logic_vector(7downto0));ENDENTITY;-----------------------------------------------------------describearchitectureARCHITECTUREyimaqi38_archOFyimaqi38IS--structureSIGNALABC:std_logic_vector(2downto0);BEGINABC<=A&B&C;PROCESS(ABC,EN)BEGINIF(EN='0')THEN--whenENislow,ABCisvalidinputcaseABCiswhen"111"=>Y<="11111110";--0when"110"=>Y<="11111101";--1when"101"=>Y<="11111011";--2when"100"=>Y<="11110111";--3when"011"=>Y<="11101111";--4when"010"=>Y<="11011111";--5when"001"=>Y<="10111111";--6when"000"=>Y<="01111111";--7whenothers=>Y<="XXXXXXXX";endcase;ELSEY<="11111111";ENDIF;4ENDPROCESS;ENDARCHITECTURE;---------------------------------------------------------1.4仿真结果实体电路以以下列图：图2译码器实体电路图仿真波形以以下列图：图33-8译码器仿真结果分频器实验2.1设计要求将EDA板上的系统时钟50MHz分频为1Hz的时钟信号占空比为50%利用流水灯点亮程序，在EDA板上观察收效实体命名为clkdiv_(班级号)_(班级序号)2.2设计思路设计分频器模块，其中分频采用计数器实现，它的输入输出框架见图4。5图4分频器输入输出框架分频器控制流水灯的整体框架见图5。图5分频器控制流水灯框架2.3VHDL描述用QuartusII9.0设计分频器，代码以下：---------------------------------------------------------VHDLexperience2FENPINQIDIV50MHzinto1HzChenYirong---------------------------------------------------------includelibraryLIBRARYIEEE;--IEEELibrary--includepackageUSEIEEE.std_logic_1164.ALL;--usepackageUSEIEEE.std_logic_unsigned.all;-----------------------------------------------------------introduceentity6ENTITYclkdiv_15dianzhuo_12is--shiti--changentochangefrequenceGENERIC(n:integer:=50000000);--leishucanshuPORT(clk:INstd_logic;Y:OUTstd_logic);ENDENTITY;-----------------------------------------------------------describearchitectureARCHITECTUREbehavOFclkdiv_15dianzhuo_12IS--structureSIGNALcount:integerRANGEn-1DOWNTO0:=n-1;--COUNTERBEGINPROCESS(clk)BEGINIF(rising_edge(clk))thencount<=count-1;--dijianif(count>=n/2)thenY<='0';--fenpinelseY<='1';endif;if(count<=0)thencount<=n-1;endif;ENDIF;ENDPROCESS;ENDbehav;---------------------------------------------------------用QuartusII9.0设计流水灯电路模块，代码以下：-----------------------------------------------------------VHDLexperience27LIUSHUIDENGSHIXIANLIUSHUIDENGGONGNENGChenYirong---------------------------------------------------------includelibraryLIBRARYIEEE;--IEEELibrary--includepackageUSEIEEE.std_logic_1164.ALL;--usepackageUSEIEEE.std_logic_unsigned.all;-----------------------------------------------------------introduceentityENTITYliushuidengis--shitiPORT(clk,rst_n:INstd_logic;LED_OUT:OUTstd_logic_vector(7DOWNTO0));ENDENTITY;-----------------------------------------------------------describearchitectureARCHITECTUREbehavOFliushuidengIS--structureSIGNALlight:std_logic_vector(7DOWNTO0);--COUNTERBEGINPROCESS(clk,rst_n)BEGINIF(rst_n='0')thenlight<="00000000";--jiangeliangELSIF(rising_edge(clk))thenif(light="11111111")then--ruguoquanmielight<="11111110";8elseif(light="01111111")thenlight<="11111110";elselight<=light(6DOWNTO0)&'1';endif;endif;ENDIF;ENDPROCESS;LED_OUT<=light;ENDbehav;---------------------------------------------------------2.4仿真结果实体电路以以下列图：(a)分频器模块(b)流水灯模块图6分频器和流水灯实体电路图完满的电路图以以下列图所示。图7分频器控制流水灯电路图9分频器的仿真结果以以下列图：图8分频器仿真结果由于n=50000000，无法在QuartusII9.0的仿真器中看到流水灯的收效，我更正类属参数为n=5，从头进行仿真，获得图9所示的波形。能够观察LED_OUT[0]~LED_OUT[7]，波形出现阶梯状的低电平，说明实现了流水灯收效，经过更正n值大小就可以实现控制每一个通道输出的低电平的宽度。图9n=5时的流水灯波形收效三、实验设计原理13-8译码器原理3-8译码器依据表3所示的逻辑关系进行译码。表33-8译码器译码表10分频器原理对脉冲信号进行2的n次方分之一的分频，比方把32768HZ的脉冲信号变成1HZ的秒信号。这类分频器平时是利用T触发器实现，每来一个脉冲后触发器状态改变一次，经过n个T触发器办理后就可以获得2的n次方分之一的分频信号。以下列图表示用分频器原理实现二分频和四分频。clk二分频四分频图10二分频和四分频表示图四、实验过程记录〔流程图也许实验逻辑思经过程〕13-8译码器实验实验流程如图10所示。开始设计3-8译编译3-8译搭建译码器编译译码器进行波形码器模块码器模块仿真电路仿真电路仿真对端口分从头进行下载程序到调试并进拍照保存配管脚编译FPGA板行实验结果结束图11译码器实验流程图1.1仿真过程第一搭建仿真电路，见图12所示。11图12译码器实验仿真电路建立仿真波形并进行仿真，仿真结果以下图13译码器仿真结果1.2下载考据过程第一参照表2分配引脚。尔后从头编译，编译成功后下载到FPGA模块中，见图14。图14FPGA开发板模块实验结果12LED0到LED5对应Y[0]到Y[5]，SW0对应EN，SW1、SW2、SW3对应A、B、C，其中按键按下代表低电平，实验时为了方便起见，更正代码，使得EN为高电平有效，A、B、C也为高电平有效，方便进行实验。其中，Y[0]到Y[7]分别表示Y的最低位和最高位。那个键被按下，就认为哪个键状态为1。(a)输入为000，LED0发光(b)输入为001，LED1发光(c)输入为010，LED2发光(d)输入为011，LED3发光(e)输入为100，LED4发光(f)输入为101，LED5发光图15译码器实验结果13分频器实验实验流程如图14所示。开始设计分频编译分频搭建流水灯编译流水灯进行波形器模块器模块仿真电路仿真电路仿真对端口分从头进行下载程序到调试并进拍照保存配管脚编译FPGA板行实验结果结束图16分频器实验流程图2.1仿真过程第一搭建仿真电路，见图17。图17分频器控制仿真电路建立仿真波形并进行仿真，仿真结果以下图18分频器仿真波形由于n过大，无法看出分频收效，无法在QuartusII9.0的仿真器中看到流水灯的效果，我更正类属参数为n=5，从头进行仿真，获得以下波形。14图19分频器控制流水灯收效表示波形(n=5)图19说明分频器实现正确的分频功能。2.2下载考据过程第一参照表2分配引脚。尔后从头编译，编译成功后下载到FPGA模块中，见图14。实验获得的