数字电子技术教案

数字电子技术第3章时序逻辑电路学习要点：触发器的逻辑功能及使用时序电路的分析方法和设计方法计数器、寄存器等中规模集成电路的逻辑功能和使用方法第3章时序逻辑电路3.1触发器3.2时序逻辑电路的分析与设计方法3.3计数器3.4寄存器3.5顺序脉冲发生器3.6随机存取存储器(ROM)退出3.1触发器3.1.1基本RS触发器3.1.2同步触发器3.1.3主从触发器退出3.1.4边沿触发器3.1.5不同类型触发器间的转换触发器是构成时序逻辑电路的基本逻辑部件。它有两个稳定的状态：0状态和1状态；在不同的输入情况下，它可以被置成0状态或1状态；当输入信号消失后，所置成的状态能够保持不变。所以，触发器可以记忆1位二值信号。根据逻辑功能的不同，触发器可以分为RS触发器、D触发器、JK触发器、T和T´触发器；按照结构形式的不同，又可分为基本RS触发器、同步触发器、主从触发器和边沿触发器。3.1.1基本RS触发器电路组成和逻辑符号信号输入端，低电平有效。信号输出端，Q=0、Q=1的状态称0状态，Q=1、Q=0的状态称1状态，工作原理RSQ10011

00①R=0、S=1时：由于R=0，不论原来Q为0还是1，都有Q=1；再由S=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都将变成0状态，这种情况称将触发器置0或复位。R端称为触发器的置0端或复位端。0110RSQ100②R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1；再由R=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都将变成1状态，这种情况称将触发器置1或置位。S端称为触发器的置1端或置位端。0

111110③R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保持原有状态不变，即原来的状态被触发器存储起来，这体现了触发器具有记忆能力。RSQ1000111

1不变100011RSQ10001111不变0

0不定？④R=0、S=0时：Q=Q=1，不符合触发器的逻辑关系。并且由于与非门延迟时间不可能完全相等，在两输入端的0同时撤除后，将不能确定触发器是处于1状态还是0状态。所以触发器不允许出现这种情况，这就是基本RS触发器的约束条件。特性表表（真真值表表）现态：：触发发器接接收输输入信信号之之前的的状态态，也也就是是触发发器原原来的的稳定定状态态。次态：：触发发器接接收输输入信信号之之后所所处的的新的的稳定定状态态。次态Qn+1的卡诺诺图特性方方程触发器器的特特性方方程就就是触触发器器次态态Qn+1与输入入及现现态Qn之间的的逻辑辑关系系式状态图图描述触触发器器的状状态转转换关关系及及转换换条件件的图图形称称为状状态图图01×1/1×/10/01/①当触发器处在0状态，即Qn=0时，若输入信号＝01或11，触发器仍为0状态；RS②当触发器处在1状态，即Qn=1时，若输入信号＝10或11，触发器仍为1状态；RSRS若＝10，触发器就会翻转成为1状态。RS若＝01，触发器就会翻转成为0状态。波形图图反映触触发器器输入入信号号取值值和状状态之之间对对应关关系的的图形形称为为波形形图RSQQ置1置0置1置1置1保持不允许许基本RS触发器器的特特点（1）触发发器的的次态态不仅仅与输输入信信号状状态有有关，，而且且与触触发器器的现现态有有关。。（2）电路路具有有两个个稳定定状态态，在在无外外来触触发信信号作作用时时，电电路将将保持持原状状态不不变。。（3）在外外加触触发信信号有有效时时，电电路可可以触触发翻翻转，，实现现置0或置1。（4）在稳稳定状状态下下两个个输出出端的的状态态和必必须是是互补补关系系，即即有约约束条条件。。在数字字电路路中，，凡根根据输输入信信号R、S情况的的不同同，具具有置置0、置1和保持持功能能的电电路，，都称称为RS触发器器。集成基基本RS触发器器EN＝1时工作作EN＝0时禁止止1S2S3.1.2同步触触发器器1、同步步RS触发器器RSCP＝0时，R=S=1，触发器保持原来状态不变。CP＝1时，工工作情情况与与基本本RS触发器器相同同。特性表表特性方方程CP=1期间有效主要特特点波形图图（1）时钟钟电平平控制制。在在CP＝1期间接接收输输入信信号，，CP＝0时状态态保持持不变变，与与基本本RS触发器器相比比，对对触发发器状状态的的转变变增加加了时时间控控制。。（2）R、S之间有有约束束。不不能允允许出出现R和S同时为为1的情况况，否否则会会使触触发器器处于于不确确定的的状态态。不变不变不变不变不变不变置1置0置1置0不变2、同步步JK触发器器CP=1期间有有效将S=JQn、R=KQn代入同步RS触发器的特性方程，得同步JK触发器的特性方程：特性表表JK=00时不变变JK=01时置0JK=10时置1JK=11时翻转转状态图图波形图图在数字字电路路中，，凡在在CP时钟脉脉冲控控制下下，根根据输输入信信号J、K情况的的不同同，具具有置置0、置1、保持持和翻翻转功功能的的电路路，都都称为为JK触发器器。3、同步步D触发器器（D锁存器器）CP=1期间有有效将S=D、R=D代入同步RS触发器的特性方程，得同步D触发器的特性方程：状态图图波形图图在数字字电路路中，，凡在在CP时钟脉脉冲控控制下下，根根据输输入信信号D情况的的不同同，具具有置置0、置1功能的的电路路，都都称为为D触发器器。集成同同步D触发器器CP1、2CP3、4POL＝1时，CP＝1有效，锁存的内容容是CP下降沿沿时刻刻D的值；；POL＝0时，CP＝0有效，锁存的内容容是CP上升沿沿时刻刻D的值。。3.1.3主从触触发器器1、主从从RS触发器器工作原原理（1）接收输入信号过程CP=1期间：主触发器控制门G7、G8打开，接收输入信号R、S，有：

从触发器控制门G3、G4封锁，其状态保持不变。1001（2）输出信号过程CP下降沿到来时，主触发器控制门G7、G8封锁，在CP=1期间接收的内容被存储起来。同时，从触发器控制门G3、G4被打开，主触发器将其接收的内容送入从触发器，输出端随之改变状态。在CP=0期间，由于主触发器保持状态不变，因此受其控制的从触发器的状态也即Q、Q的值当然不可能改变。CP下降沿到来时有效特性方方程逻辑符符号电路特特点主从RS触发器器采用用主从从控制制结构构，从从根本本上解解决了了输入入信号号直接接控制制的问问题，，具有有CP＝1期间接接收输输入信信号，，CP下降沿沿到来来时触触发翻翻转的的特点点。但但其仍仍然存存在着着约束束问题题，即即在CP＝1期间，，输入入信号号R和S不能同同时为为1。2、主从从JK触发器器代入主主从RS触发器器的特特性方方程，，即可可得到到主从从JK触发器器的特特性方方程：：将主从JK触发器器没有有约束束。特性表表时序图图电路特特点逻辑符符号①主从从JK触发器器采用用主从从控制制结构构，从从根本本上解解决了了输入入信号号直接接控制制的问问题，，具有有CP＝1期间接接收输输入信信号，，CP下降沿沿到来来时触触发翻翻转的的特点点。②输入入信号号J、K之间没没有约约束。。③存在一一次变变化问问题。。带清零零端和和预置置端的的主从从JK触发器器RD=0，直接置001111001SD=0，直接置110001111带清零零端和和预置置端的的主从从JK触发器器的逻逻辑符符号集成主从JK触发器低电平有效低电平有效CP下降沿触发与输入主从从JK触发器的逻逻辑符号主从JK触发器功能能完善，并并且输入信信号J、K之间没有约约束。但主主从JK触发器还存存在着一次次变化问题题，即主从从JK触发器中的的主触发器器，在CP＝1期间其状态态能且只能能变化一次次，这种变变化可以是是J、K变化引起，，也可以是是干扰脉冲冲引起，因因此其抗干干扰能力尚尚需进一步步提高。3.1.4边沿触发器器1、边沿D触发器工作原理（1）CP＝0时，门G7、G8被封锁，门G3、G4打开，从触发器的状态取决于主触发器Q=Qm、Q=Qm，输入信号D不起作用。（2）CP＝1时，门G7、G8打开，门G3、G4被封锁，从触发器状态不变，主触发器的状态跟随输入信号D的变化而变化，即在CP＝1期间始终都有Qm=D。下降沿时刻有效（3）CP下降沿到来时，封锁门G7、G8，打开门G3、G4，主触发器锁存CP下降时刻D的值，即Qm=D，随后将该值送入从触发器，使Q=D、Q=D。（4）CP下降沿过后，主触发器锁存的CP下降沿时刻D的值被保存下来，而从触发器的状态也将保持不变。综上所述，边沿D触发器的特性方程为：边沿D触发器没有有一次变化化问题。逻辑符号集成边沿D触发器注意：CC4013的异步输入入端RD和SD为高电平有有效。CP上升沿触发2、边沿JK触发器CP下降沿时刻刻有效边沿JK触发器的逻逻辑符号边沿JK触发器的特特点①边沿触发发，无一次次变化问题题。②功能齐全全，使用方方便灵活。。③抗干扰能能力极强，，工作速度度很高。集成边沿JK触发器①74LS112为CP下降沿触发发。②CC4027为CP上升沿触发发，且其异异步输入端端RD和SD为高电平有有效。注意3.1.5不同类型触触发器之间间的转换转换步骤：：（1）写出已有有触发器和和待求触发发器的特性性方程。（2）变换待求求触发器的的特性方程程，使之形形式与已有有触发器的的特性方程程一致。（3）比较已有有和待求触触发器的特特性方程，，根据两个个方程相等等的原则求求出转换逻逻辑。（4）根据转换换逻辑画出出逻辑电路路图。转换方法：：利用令已有有触发器和和待求触发发器的特性性方程相等等的原则，，求出转换换逻辑。1、将JK触发器转换换为RS、D、T和T＇触发器JK触发器→RS触发器RS触发器特性性方程变换RS触发器的特特性方程，，使之形式式与JK触发器的特特性方程一一致：比较，得：：电路图JK触发器→D触发器写出D触发器的特特性方程，，并进行变变换，使之之形式与JK触发器的特特性方程一一致：与JK触发器的特特性方程比比较，得：：电路图JK触发器→T触发器在数字电路路中，凡在在CP时钟脉冲控控制下，根根据输入信信号T取值的不同同，具有保保持和翻转转功能的电电路，即当当T＝0时能保持状状态不变，，T＝1时一定翻转转的电路，，都称为T触发器。特性表逻辑符号T触发器特性性方程：与JK触发器的特特性方程比比较，得：：电路图状态图时序图JK触发器→T＇触发器在数字电路路中，凡每每来一个时时钟脉冲就就翻转一次次的电路，，都称为T＇触发器。特性表逻辑符号T＇触发器特性性方程：与JK触发器的特特性方程比比较，得：：电路图变换T＇触发器的特特性方程：：状态图时序图2、将D触发器转换换为JK、T和T＇触发器D触发器→JK触发器D触发器→T触发器D触发器→T＇触发器本节小结：

触发器是数字电路的极其重要的基本单元。触发器有两个稳定状态，在外界信号作用下，可以从一个稳态转变为另一个稳态；无外界信号作用时状态保持不变。因此，触发器可以作为二进制存储单元使用。触发器的逻辑功能可以用真值表、卡诺图、特性方程、状态图和波形图等5种方式来描述。触发器的特性方程是表示其逻辑功能的重要逻辑函数，在分析和设计时序电路时常用来作为判断电路状态转换的依据。各种不同逻辑功能的触发器的特性方程为：RS触发器：Qn+1=S+RQn，其约束条件为：RS＝0JK触发器：Qn+1=JQn+KQnD触发器：Qn+1=DT触发器：Qn+1=TQn+TQnT＇触发器：Qn+1=Qn同一种功能的触发器，可以用不同的电路结构形式来实现；反过来，同一种电路结构形式，可以构成具有不同功能的各种类型触发器。3.2时序逻辑电电路的分析析与设计方方法3.2.1时序逻辑电电路概述退出3.2.2时序逻辑电电路的分析析方法3.2.3时序逻辑电电路的设计计方法3.2.1时序逻辑电电路概述1、时序电路路的特点时序电路在在任何时刻刻的稳定输输出，不仅仅与该时刻刻的输入信信号有关，，而且还与与电路原来来的状态有有关。2、时序电路路逻辑功能能的表示方方法时序电路的的逻辑功能能可用逻辑辑表达式、、状态表、、卡诺图、、状态图、、时序图和和逻辑图6种方式表示示，这些表表示方法在在本质上是是相同的，，可以互相相转换。逻辑表达达式有：：输出方程状态方程激励方程3、时序电电路的分分类（1）根据据时钟分分类同步时序序电路中中，各个个触发器器的时钟钟脉冲相相同，即即电路中中有一个个统一的的时钟脉脉冲，每每来一个个时钟脉脉冲，电电路的状状态只改改变一次次。异步时序序电路中中，各个个触发器器的时钟钟脉冲不不同，即即电路中中没有统统一的时时钟脉冲冲来控制制电路状状态的变变化，电电路状态态改变时时，电路路中要更更新状态态的触发发器的翻翻转有先先有后，，是异步步进行的的。（2）根据输出出分类米利型时时序电路路的输出出不仅与与现态有有关，而而且还决决定于电电路当前前的输入入。穆尔型时时序电路路的其输输出仅决决定于电电路的现现态，与与电路当当前的输输入无关关；或者者根本就就不存在在独立设设置的输输出，而而以电路路的状态态直接作作为输出出。电路图时钟方程程、驱动动方程和和输出方方程状态方程程状态图、、状态表表或时序序图判断电路路逻辑功功能12353.2.2时序逻辑辑电路的的分析方方法时序电路路的分析析步骤：：计算4例时钟方程程：输出方程程：输出仅与与电路现现态有关关，为穆穆尔型时时序电路路。同步时序序电路的的时钟方方程可省省去不写写。驱动方程程：1写方程式式2求状态方方程JK触发器的的特性方方程：将各触发发器的驱驱动方程程代入，，即得电电路的状状态方程程：3计算、列列状态表表000001010011100101110111001011101111000010100110000011004画状态图图、时序序图状态图5电路功能能时序图有效循环环的6个状态分分别是0～5这6个十进制制数字的的格雷码码，并且且在时钟钟脉冲CP的作用下下，这6个状态是是按递增增规律变变化的，，即：000→→001→011→111→→110→100→000→→…所以这是是一个用用格雷码码表示的的六进制制同步加加法计数数器。当当对第6个脉冲计计数时，，计数器器又重新新从000开始计数数，并产产生输出出Y＝1。例输出方程程：输出与输输入有关关，为米米利型时时序电路路。同步时序序电路，，时钟方方程省去去。驱动方程程：1写方程式式2求状态方方程T触发器的的特性方方程：将各触发发器的驱驱动方程程代入，，即得电电路的状状态方程程：3计算、列列状态表表45电路功能能由状态图图可以看看出，当当输入X＝0时，在时时钟脉冲冲CP的作用下下，电路路的4个状态按按递增规规律循环环变化，，即：00→01→10→11→00→……当X＝1时，在时时钟脉冲冲CP的作用下下，电路路的4个状态按按递减规规律循环环变化，，即：00→11→10→01→00→……可见，该该电路既既具有递递增计数数功能，，又具有有递减计计数功能能，是一一个2位二进制制同步可可逆计数数器。画状态图图时序图图例电路没有有单独的的输出，，为穆尔尔型时序序电路。。异步时序序电路，，时钟方方程：驱动方程程：1写方程式式2求状态方方程D触发器的的特性方方程：将各触发发器的驱驱动方程程代入，，即得电电路的状状态方程程：3计算、列列状态表表45电路功能能由状态图图可以看看出，在在时钟脉脉冲CP的作用下下，电路路的8个状态按按递减规规律循环环变化，，即：000→→111→110→101→→100→011→010→→001→000→……电路具有有递减计计数功能能，是一一个3位二进制制异步减减法计数数器。画状态图图、时序序图设计要求求原始状态态图最简状态态图画电路图图检查电路路能否自自启动12463.2.3时序逻辑辑电路的的设计方方法时序电路路的设计计步骤：：选触发器器，求时时钟、输输出、状状态、驱驱动方程程5状态分配配3化简例1建立原始始状态图图设计一个个按自然然态序变变化的7进制同步步加法计计数器，，计数规规则为逢逢七进益益，产生生一个进进位输出出。状态化简简2状态分配配3已经最简简。已是二进进制状态态。4选触发器器，求时时钟、输输出、状状态、驱驱动方程程因需用3位二进制制代码，，选用3个CP下降沿触触发的JK触发器，，分别用用FF0、FF1、FF2表示。由于要求求采用同同步方案案，故时时钟方程程为：输出方程程：状态方程程不化简，，以便使使之与JK触发器的的特性方方程的形形式一致致。比较，得得驱动方方程：电路图5检查电路路能否自自启动6将无效状状态111代入状态态方程计计算：可见111的次态为为有效状状态000，电路能能够自启启动。设计一个个串行数数据检测测电路，，当连续续输入3个或3个以上1时，电路路的输出出为1，其它情情况下输输出为0。例如：：输入X101100111011110输入Y000000001000110例1建立原始始状态图图S0S1S2S3设电路开开始处于于初始状状态为S0。第一次输输入1时，由状状态S0转入状态态S1，并输出0；1/0X/Y若继续输输入1，由状态态S1转入状态态S2，并输出0；1/0如果仍接接着输入入1，由状态态S2转入状态态S3，并输出1；1/1此后若继继续输入入1，电路仍仍停留在在状态S3，并输出1。1/1电路无论论处在什什么状态态，只要要输入0，都应回回到初始始状态，，并输出出0，以便重重新计数数。0/00/00/00/0原始状态态图中，，凡是在在输入相相同时，，输出相相同、要要转换到到的次态态也相同同的状态态，称为为等价状状态。状状态化简简就是将将多个等等价状态态合并成成一个状状态，把把多余的的状态都都去掉，，从而得得到最简简的状态态图。状态化简简2状态分配配3所得原始始状态图图中，状状态S2和S3等价。因因为它们们在输入入为1时输出都都为1，且都转转换到次次态S3；在输入为为0时输出都都为0，且都转转换到次次态S0。所以它们们可以合合并为一一个状态态，合并并后的状状态用S2表示。S0=00S1=01S2=104选触发器器，求时时钟、输输出、状状态、驱驱动方程程选用2个CP下降沿触触发的JK触发器，，分别用用FF0、FF1表示。采采用同步步方案，，即取：：输出方程程状态方程程比较，得得驱动方方程：电路图5检查电路路能否自自启动6将无效状状态11代入输出出方程和和状态方方程计算算：电路能够够自启动动。例设计一个个异步时时序电路路，要求求如右图图所示状状态图。。4选触发器器，求时时钟、输输出、状状态、驱驱动方程程选用3个CP上升沿触触发的D触发器，，分别用用FF0、FF1、FF2表示。输出方程程次态卡诺诺图时钟方程程：FF0每输入一一个CP翻转一次次，只能能选CP。选择时钟钟脉冲的的一个基基本原则则：在满满足翻转转要求的的条件下下，触发发沿越少少越好。。FF1在t2、t4时刻翻转，可选Q0。FF2在t4、t6时刻翻转，可选Q0。电路图5检查电路路能否自自启动6将无效状状态110、111代入输出出方程和和状态方方程计算算：电路能够够自启动动。特性方程程：本节小结结：时序电路路的特点点是：在在任何时时刻的输输出不仅仅和输入入有关，，而且还还决定于于电路原原来的状状态。为为了记忆忆电路的的状态，，时序电电路必须须包含有有存储电电路。存存储电路路通常以以触发器器为基本本单元电电路构成成。时序电路路可分为为同步时时序电路路和异步步时序电电路两类类。它们们的主要要区别是是，前者者的所有有触发器器受同一一时钟脉脉冲控制制，而后后者的各各触发器器则受不不同的脉脉冲源控控制。时序电路路的逻辑辑功能可可用逻辑辑图、状状态方程程、状态态表、卡卡诺图、、状态图图和时序序图等6种方法来来描述，，它们在在本质上上是相通通的，可可以互相相转换。。时序电路路的分析析，就是是由逻辑辑图到状状态图的的转换；；而时序序电路的的设计，，在画出出状态图图后，其其余就是是由状态态图到逻逻辑图的的转换。。3.3计数器3.3.1二进制计计数器退出3.3.2十进制计计数器3.3.3N进制计数数器在数字电电路中，，能够记记忆输入入脉冲个个数的电电路称为为计数器器。计数器二进制计计数器十进制计计数器N进制计数数器加法计数数器同步计数数器异步计数数器减法计数数器可逆计数数器加法计数数器减法计数数器可逆计数数器二进制计计数器十进制计计数器N进制计数器·······3.3.1二进制计数器器1、二进制同步步计数器3位二进制同步步加法计数器器选用3个CP下降沿触发的的JK触发器，分别别用FF0、FF1、FF2表示。状态图输出方程：时钟方程：时序图FF0每输入一个时时钟脉冲翻转转一次FF1在Q0=1时，在下一个个CP触发沿到来时时翻转。FF2在Q0=Q1=1时，在下一个个CP触发沿到来时时翻转。电路图由于没有无效效状态，电路路能自启动。。推广到n位二进制同步步加法计数器器驱动方程输出方程3位二进制同步步减法计数器器选用3个CP下降沿触发的的JK触发器，分别别用FF0、FF1、FF2表示。状态图输出方程：时钟方程：时序图FF0每输入一个时时钟脉冲翻转转一次FF1在Q0=0时，在下一个个CP触发沿到来时时翻转。FF2在Q0=Q1=0时，在下一个个CP触发沿到来时时翻转。电路图由于没有无效效状态，电路路能自启动。。推广到n位二进制同步步减法计数器器驱动方程输出方程3位二进制同步步可逆计数器器设用U/D表示加减控制信号，且U/D＝0时作加计数，U/D＝1时作减计数，则把二进制同步加法计数器的驱动方程和U/D相与，把减法计数器的驱动方程和U/D相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。输出方程电路图4位集成二进制制同步加法计计数器74LS161/163①CR=0时异步清零。②CR=1、LD=0时同步置数。③CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行同步二进制计数。④CR=LD=1且CPT·CPP=0时，计数器状态保持不变。74LS163的引脚排列和和74LS161相同，不同之之处是74LS163采用同步清零零方式。双4位集成二进制制同步加法计计数器CC4520①CR=1时，异步清零零。②CR=0、EN=1时，在CP脉冲上升沿作作用下进行加加法计数。③CR=0、CP=0时，在EN脉冲下降沿作作用下进行加加法计数。④CR=0、EN=0或CR=0、CP=1时，计数器状状态保持不变变。4位集成二进制制同步可逆计计数器74LS191U/D是加减计数控制端；CT是使能端；LD是异步置数控制端；D0～D3是并行数据输入端；Q0～Q3是计数器状态输出端；CO/BO是进位借位信号输出端；RC是多个芯片级联时级间串行计数使能端，CT＝0，CO/BO＝1时，RC＝CP，由RC端产生的输出进位脉冲的波形与输入计数脉冲的波形相同。4位集成二进制制同步可逆计计数器74LS193CR是异步清零端，高电平有效；LD是异步置数端，低电平有效；CPU是加法计数脉冲输入端；CPD是减法计数脉冲输入端；D0～D3是并行数据输入端；Q0～Q3是计数器状态输出端；CO是进位脉冲输出端；BO是借位脉冲输出端；多个74LS193级联时，只要把低位的CO端、BO端分别与高位的CPU、CPD连接起来，各个芯片的CR端连接在一起，LD端连接在一起，就可以了。2、二进制异步步计数器3位二进制异步步加法计数器器状态图选用3个CP下降沿触发的的JK触发器，分别别用FF0、FF1、FF2表示。输出方程：时钟方程：时序图FF0每输入一个时时钟脉冲翻转转一次，FF1在Q0由1变0时翻转，FF2在Q1由1变0时翻转。3个JK触发器都是在在需要翻转时时就有下降沿沿，不需要翻翻转时没有下下降沿，所以以3个触发器都应应接成T＇型。驱动方程：电路图3位二进制异步步减法计数器器状态图选用3个CP下降沿触发的的JK触发器，分别别用FF0、FF1、FF2表示。输出方程：时钟方程：时序图FF0每输入一个时时钟脉冲翻转转一次，FF1在Q0由0变1时翻转，FF2在Q1由0变1时翻转。3个JK触发器都是在在需要翻转时时就有下降沿沿，不需要翻翻转时没有下下降沿，所以以3个触发器都应应接成T＇型。驱动方程：电路图二进制异步计计数器级间连连接规律4位集成二进制制异步加法计计数器74LS197①CR=0时异步清零。②CR=1、CT/LD=0时异步置数。③CR=CT/LD=1时，异步加法计数。若将输入时钟脉冲CP加在CP0端、把Q0与CP1连接起来，则构成4位二进制即16进制异步加法计数器。若将CP加在CP1端，则构成3位二进制即8进制计数器，FF0不工作。如果只将CP加在CP0端，CP1接0或1，则形成1位二进制即二进制计数器。选用4个CP下降沿触发的的JK触发器，分别别用FF0、FF1、FF2、FF3表示。3.3.2十进制计数器器1、十进制同步步计数器状态图输出方程：时钟方程：十进制同步加加法计数器状态方程电路图比较，得驱动动方程：将无效状态1010～1111分别代入状态态方程进行计计算，可以验验证在CP脉冲作用下都都能回到有效效状态，电路路能够自启动动。十进制同步减减法计数器选用4个CP下降沿触发的的JK触发器，分别别用FF0、FF1、FF2、FF3表示。状态图输出方程：时钟方程：状态方程次态卡诺图比较，得驱动动方程：将无效状态1010～1111分别代入状态态方程进行计计算，可以验验证在CP脉冲作用下都都能回到有效效状态，电路路能够自启动动。电路图十进制同步可可逆计数器集成十进制同同步计数器集成十进制同同步加法计数数器74160、74162的引脚排列图图、逻辑功能能示意图与74161、74163相同，不同的的是，74160和74162是十进制同步步加法计数器器，而74161和74163是4位二进制（16进制）同步加加法计数器。。此外，74160和74162的区别是，74160采用的是异步步清零方式，，而74162采用的是同步步清零方式。。74190是单时钟集成成十进制同步步可逆计数器器，其引脚排排列图和逻辑辑功能示意图图与74191相同。74192是双时钟集成成十进制同步步可逆计数器器，其引脚排排列图和逻辑辑功能示意图图与74193相同。把前面介绍的十进制加法计数器和十进制减法计数器用与或门组合起来，并用U/D作为加减控制信号，即可获得十进制同步可逆计数器。选用4个CP上升沿触发的的D触发器，分别别用FF0、FF1、FF2、FF3表示。2、十进制异步步计数器状态图输出方程：十进制异步加加法计数器时序图时钟方程FF0每输入一个CP翻转一次，只只能选CP。选择时钟脉冲冲的一个基本本原则：在满满足翻转要求求的条件下，，触发沿越少少越好。FF1在t2、t4、t6、t8时刻翻转，可选Q0。FF2在t4、t8时刻翻转，可选Q1。FF3在t8、t10时刻翻转，可选Q0。状态方程比较，得驱动动方程：电路图将无效状态1010～1111分别代入状态态方程进行计计算，可以验验证在CP脉冲作用下都都能回到有效效状态，电路路能够自启动动。十进制异步减减法计数器选用4个CP上升沿触发的的JK触发器，分别别用FF0、FF1、FF2、FF3表示。。状态图图输出方方程：：时序图图时钟方方程FF0每输入入一个个CP翻转一一次，，只能能选CP。选择时时钟脉脉冲的的一个个基本本原则则：在在满足足翻转转要求求的条条件下下，触触发沿沿越少少越好好。FF1在t2、t4、t6、t8时刻翻转，可选Q0。FF2在t4、t8时刻翻转，可选Q1。FF3在t8、t10时刻翻转，可选Q0。状态方方程比较，，得驱驱动方方程：：电路图图将无效效状态态1010～1111分别代代入状状态方方程进进行计计算，，可以以验证证在CP脉冲作作用下下都能能回到到有效效状态态，电电路能能够自自启动动。集成十十进制制异步步计数数器74LS903.3.3N进制计计数器器1、用同同步清清零端端或置置数端端归零零构成成N进置计计数器器2、用异异步清清零端端或置置数端端归零零构成成N进置计计数器器（1）写出出状态态SN-1的二进进制代代码。。（2）求归归零逻逻辑，，即求求同步步清零零端或或置数数控制制端信信号的的逻辑辑表达达式。。（3）画连连线图图。（1）写出出状态态SN的二进进制代代码。。（2）求归归零逻逻辑，，即求求异步步清零零端或或置数数控制制端信信号的的逻辑辑表达达式。。（3）画连连线图图。利用集集成计计数器器的清清零端端和置置数端端实现现归零零，从从而构构成按按自然然态序序进行行计数数的N进制计计数器器的方方法。。在前面面介绍绍的集集成计计数器器中，，清零零、置置数均均采用用同步步方式式的有有74LS163；均采用用异步步方式式的有有74LS193、74LS197、74LS192；清零采采用异异步方方式、、置数数采用用同步步方式式的有有74LS161、74LS160；有的只只具有有异步步清零零功能能，如如CC4520、74LS190、74LS191；74LS90则具有有异步步清零零和异异步置置9功能。。用74LS163来构成成一个个十二二进制制计数数器。。（1）写出出状态态SN-1的二进进制代代码。。（3）画连连线图图。SN-1＝S12-1＝S11＝1011（2）求归零零逻辑辑。例D0～D3可随意意处理理D0～D3必须都都接0用74LS197来构成成一个个十二二进制制计数数器。。（1）写出出状态态SN的二进进制代代码。。（3）画连连线图图。SN＝S12＝1100（2）求归零零逻辑辑。例D0～D3可随意意处理理D0～D3必须都都接0用74LS161来构成成一个个十二二进制制计数数器。。SN＝S12＝1100例D0～D3可随意意处理理D0～D3必须都都接0SN-1＝S11＝10113、提高高归零零可靠靠性的的方法法4、计数数器容容量的的扩展展异步计计数器器一般般没有有专门门的进进位信信号输输出端端，通通常可可以用用本级级的高高位输输出信信号驱驱动下下一级级计数数器计计数，，即采采用串串行进进位方方式来来扩展展容量量。100进制计计数器器60进制计计数器器64进制计计数器器同步计计数器器有进进位或或借位位输出出端，，可以以选择择合适适的进进位或或借位位输出出信号号来驱驱动下下一级级计数数器计计数。。同步步计数数器级级联的的方式式有两两种，，一种种级间间采用用串行行进位位方式式，即即异步步方式式，这这种方方式是是将低低位计计数器器的进进位输输出直直接作作为高高位计计数器器的时时钟脉脉冲，，异步步方式式的速速度较较慢。。另一一种级级间采采用并并行进进位方方式，，即同同步方方式，，这种种方式式一般般是把把各计计数器器的CP端连在在一起起接统统一的的时钟钟脉冲冲，而而低位位计数数器的的进位位输出出送高高位计计数器器的计计数控控制端端。12位二进进制计计数器器（慢慢速计计数方方式））12位二进进制计计数器器（快快速计计数方方式））在此种种接线线方式式中，，只要要片1的各位位输出出都为为1，一旦旦片0的各位位输出出都为为1，片2立即可可以接接收进进位信信号进进行计计数，，不会会像基基本接接法中中那样样，需需要经经历片片1的传输输延迟迟，所所以工工作速速度较较高。。这种种接线线方式式的工工作速速度与与计数数器的的位数数无关关。本节小小结：：计数器器是一一种应应用十十分广广泛的的时序序电路路，除除用于于计数数、分分频外外，还还广泛泛用于于数字字测量量、运运算和和控制制，从从小型型数字字仪表表，到到大型型数字字电子子计算算机，，几乎乎无所所不在在，是是任何何现代代数字字系统统中不不可缺缺少的的组成成部分分。计数数器器可利利用用触触发发器器和和门门电电路路构构成成。。但但在在实实际际工工作作中中，，主主要要是是利利用用集集成成计计数数器器来来构构成成。。在在用用集集成成计计数数器器构构成成N进制制计计数数器器时时，，需需要要利利用用清清零零端端或或置置数数控控制制端端，，让让电电路路跳跳过过某某些些状状态态来来获获得得N进制制计计数数器器。。3.4寄存存器器3.4.1基本本寄寄存存器器退出出3.4.2移位位寄寄存存器器3.4.3寄存存器器的的应应用用在数数字字电电路路中中，，用用来来存存放放二二进进制制数数据据或或代代码码的的电电路路称称为为寄寄存存器器。。寄存存器器是是由由具具有有存存储储功功能能的的触触发发器器组组合合起起来来构构成成的的。。一一个个触触发发器器可可以以存存储储1位二二进进制制代代码码，，存存放放n位二二进进制制代代码码的的寄寄存存器器，，需需用用n个触触发发器器来来构构成成。。按照照功功能能的的不不同同，，可可将将寄寄存存器器分分为为基基本本寄寄存存器器和和移移位位寄寄存存器器两两大大类类。。基基本本寄寄存存器器只只能能并并行行送送入入数数据据，，需需要要时时也也只只能能并并行行输输出出。。移移位位寄寄存存器器中中的的数数据据可可以以在在移移位位脉脉冲冲作作用用下下依依次次逐逐位位右右移移或或左左移移，，数数据据既既可可以以并并行行输输入入、、并并行行输输出出，，也也可可以以串串行行输输入入、、串串行行输输出出，，还还可可以以并并行行输输入入、、串串行行输输出出，，串串行行输输入入、、并并行行输输出出，，十十分分灵灵活活，，用用途途也也很很广广。。3.４.１基基本本寄寄存存器器1、单单拍拍工工作作方方式式基基本本寄寄存存器器无论论寄寄存存器器中中原原来来的的内内容容是是什什么么，，只只要要送送数数控控制制时时钟钟脉脉冲冲CP上升升沿沿到到来来，，加加在在并并行行数数据据输输入入端端的的数数据据D0～D3，就立立即即被被送送入入进进寄寄存存器器中中，，即即有有：：2、双双拍拍工工作作方方式式基基本本寄寄存存器器（1）清零。CR=0，异步清零。即有：（2）送数。CR=1时，CP上升沿送数。即有：（3）保持。在CR=1、CP上升沿以外时间，寄存器内容将保持不变。3.4.2移位位寄寄存存器器1、单单向向移移位位寄寄存存器器并行行输输出出4位右右移移移位位寄寄存存器器时钟钟方方程程：：驱动动方方程程：：状态态方方程程：：并行行输输出出4位左左移移移位位寄寄存存器器时钟钟方方程程：：驱动动方方程程：：状态态方方程程：：单向向移移位位寄寄存存器器具具有有以以下下主主要要特特点点：：（1）单单向向移移位位寄寄存存器器中中的的数数码码，，在在CP脉冲冲操操作作下下，，可可以以依依次次右右移移或或左左移移。。（2）n位单单向向移移位位寄寄存存器器可可以以寄寄存存n位二二进进制制代代码码。。n个CP脉冲冲即即可可完完成成串串行行输输入入工工作作，，此此后后可可从从Q0～Qn-1端获获得得并并行行的的n位二二进进制制数数码码，，再再用用n个CP脉冲冲又又可可实实现现串串行行输输出出操操作作。。（3）若若串串行行输输入入端端状状态态为为0，则则n个CP脉冲冲后后，，寄寄存存器器便便被被清清零零。。2、双双向向移移位位寄寄存存器器M=0时右右移移M=1时左左移移3、集集成成双双向向移移位位寄寄存存器器74LS1943.4.3寄存存器器的的应应用用1、环环形形计计数数器器结构构特特点点即将将FFn-1的输输出出Qn-1接到到FF0的输输入入端端D0。工作作原原理理根据据起起始始状状态态设设置置的的不不同同，，在在输输入入计计数数脉脉冲冲CP的作作用用下下，，环环形形计计数数器器的的有有效效状状态态可可以以循循环环移移位位一一个个1，也也可可以以循循环环移移位位一一个个0。即即当当连连续续输输入入CP脉冲冲时时，，环环形形计计数数器器中中各各个个触触发发器器的的Q端或或端端，，将将轮轮流流地地出出现现矩矩形形脉脉冲冲。。能自自启启动动的的4位环环形形计计数数器器状态态图图由74LS194构成成的的能能自自启启动动的的4位环环形形计计数数器器时序序图图2、扭扭环环形形计计数数器器结构构特特点点状态态图图即将FFn-1的输出Qn-1接到FF0的输入端D0。能自自启启动动的的4位扭扭环环形形计计数数器器本节节小小结结：：寄存存器器是是用用来来存存放放二二进进制制数数据据或或代代码码的的电电路路，，是是一一种种基基本本时时序序电电路路。。任任何何现现代代数数字字系系统统都都必必须须把把需需要要处处理理的的数数据据和和代代码码先先寄寄存存起起来来，，以以便便随随时时取取用用。。寄存存器器分分为为基基本本寄寄存存器器和和移移位位寄寄存存器器两两大大类类。。基基本本寄寄存存器器的的数数据据只只能能并并行行输输入入、、并并行行输输出出。。移移位位寄寄存存器器中中的的数数据据可可以以在在移移位位脉脉冲冲作作用用下下依依次次逐逐位位右右移移或或左左移移，，数数据据可可以以并并行行输输入入、、并并行行输输出出，，串串行行输输入入、、串串行行输输出出，，并并行行输输入入、、串串行行输输出出，，串串行行输输入入、、并并行行输输出出。。寄存器的的应用很很广，特特别是移移位寄存存器，不不仅可将将串行数数码转换换成并行行数码，，或将并并行数码码转换成成串行数数码，还还可以很很方便地地构成移移位寄存存器型计计数器和和顺序脉脉冲发生生器等电电路。3.5顺序脉冲冲发生器器3.5.1计数型顺顺序脉冲冲发生器器退出3.5.2移位型顺顺序脉冲冲发生器器3.5.1计数器型型顺序脉脉冲发生生器在数字电电路中，，能按一一定时间间、一定定顺序轮轮流输出出脉冲波波形的电电路称为为顺序脉脉冲发生生器。计数器型型顺序脉脉冲发生生器一般般用按自自然态序序计数的的二进制制计数器器和译码码器构成成。顺序脉冲冲发生器器也称脉脉冲分配配器或节节拍脉冲冲发生器器，一般般由计数数器（包包括移位位寄存器器型计数数器）和和译码器器组成。。作为时时间基准准的计数数脉冲由由计数器器的输入入端送入入，译码码器即将将计数器器状态译译成输出出端上的的顺序脉脉冲，使使输出端端上的状状态按一一定时间间、一定定顺序轮轮流为1，或者轮轮流为0。前面介介绍过的的环形计计数器的的输出就就是顺序序脉冲，，故可不不加译码码电路即即可直接接作为顺顺序脉冲冲发生器器。时序图译码器电路图计数器用集成计计数器74LS163和集成3线-8线译码器器74LS138构成的8输出顺序序脉冲发发生器。。3.5.2移位型顺顺序脉冲冲发生器器移位型顺顺序脉冲冲发生器器由移位位寄存器器型计数数器加译译码电路路构成。。其中环环形计数数器的输输出就是是顺序脉脉冲，故故可不加加译码电电路就可可直接作作为顺序序脉冲发发生器。。时序图在数控装装置和数数字计算算机中，，往往需需要机器器按照人人们事先先规定的的顺序进进行运算算或操作作，这就就要求机机器的控控制部分分不仅能能正确地地发出各各种控制制信号，，而且要要求这些些控制信信号在时时间上有有一定