选学第七章基于系统开发技术

第七章基于System

Generator的DSP系统开发技术System

Generator简介System

Generator安装System

Generator基础简介AccelDSP

简介基于System

Generator的DSP系统设计基于System

Generator的硬件协仿真System

Generator简介FPGA是理想的高性能数字信号处理器件包含了逻辑资源，还有多路复用器、器、硬核乘加单元以及内嵌的处理器等设备，还具备高度并行计算的能力；特别适合于完成数字滤波、快速傅立叶变换等。FPGA并未在数字信号处理领域获得广泛应用（？？）大部分DSP设计者通常对C语言或MATBLAB工具很熟悉，不了解硬件描述语言VHDL和Verilog

HDL

；部分DSP工程师认为对HDL语言在语句可综合方面的要求限制了其编写算法的思路。System

Generator简介System

Generator

forDSPXilinx简化FPGA数字处理系统的集成开发工具；和（MathWorks公司产品）实现无缝，利用

建模和仿真环境来实现FPGA设计，无需了解和使用RTL级硬件语言；Xilinx公司XtremeDSP解决方案的关键组成，集成了先进的FPGA设计工具以及IP核，支持Xilinx公司全系列的FPGA

；可作为

中的一个硬件设计工具包。System

Generator简介System

Generator简介System

Generator的主要特征可在

/

环境下对算法以及系统建模，并生成相应的工程；再调用ISE相应的组件进行仿真、综合、实现，并完成的配置。System

Generator简介/器）System

Generator的主要特征丰富的DSP模块信号处理（如FIR滤波器、FFT）纠错（如Viterbi

器、Reed-Solomon编算法器（如FIFO、RAM、ROM）数字逻辑功能的Xilinx模块集使用户导入.m函数及HDL模块设计的VHDL或Verilog的自动代码生成硬件协仿真FPGA

在环路（FPGA-in-the-loop），加速用户的硬件验证工作并加速其在系统的硬件/与

中的仿真协设计直接加载Xilinx公司的MicroBlaze

32位RISC处理器，甚至构建和调试DSP协处理器System

Generator安装环境

（以System

Generator 9.1为例）v7.3/v7.4/v6.5（R2006b）或v6.6（R2007a）。

的安装路径上不能出现空格。ISE版本为9.1.01i或者更高版本，ISESimulator的版本为完全版；System

Generator

版本必须和ISE版本一致。IP核库的版本为ISEIP9.1iUpdate1或者更高版本。系统环境变量$XILINX必须设置为ISE的安装。综合工具Synplify

Pro的版本为v8.6.2或v8.8.0.4；仿真工具

的版本至少为PE或SE

v6.1f以及更高版本。System

Generator安装与关联System

Generator基础典型的System

Generator设计流程浮点算法开发定点算法实现硬件系统设计代码优化System

Generator基础浮点运算开发利用

及其提供的工具包快速地完成浮点算法的开发、验证以及性能评估；借助于

可快速完成原型设计和模型分析。定点算法实现将浮点算法通过AccelDSP在Xilinx器件上实现定点逻辑；AccelDSP直接将浮点算法的M-文件自动生成可综合的RTL模型，自动进行浮点-定点转换，生成可综合的VHDL或VerilogHDL设计，并创建用于验证的测试平台。System

Generator基础硬件系统设计与实现定义使用Xilinx

IP

的详细硬件架构，采用SystemGenerator

for

DSP

划分协处理器和可编程器件之间的设计；会生成下列文件：设计所对应的HDL程序代码；时钟处理模块，包括系统时钟处理操作以及生成设计中所需的不同频率的时钟信号；用于测试设计的HDL测试代码，可直接将其仿真结果和输出比较；工程文件以及综合、实现过程所产生的文件。System

Generator基础代码优化利用ISE

RTL设计环境生成优化的FPGA设计；不仅要熟悉算法的架构、瓶颈，还需精通RTL设计；属于高级应用，直接对RTL进行修改和优化。简介是

的组件安装程序会自动将其安装到下；的支持，因此必须要安装的运行需要。点击或者命令启动简介工作原理模型初始化模型执行一般模型是使用数值积分来进行仿真；仿真结束时，模型得出系统的输入、状态和输出。设计示例例建立一个调幅（

AM

）系统，信号频率为

100KMHz，载波频率为1MHz，调幅系数为0.5，并在示波器中显示出来。启动；新建一个模型，“New

Model”命令新模型保存为

am.mdl；从library

Browser中加入基本模块；连接各个模块；在点击运行（RUN）图标，再直接点击Scope模块即可观察运行结果。设计示例AccelDSP简介浮点浮点AccelDSPAccelDSP是一款第

综合

，可将算法转换成为可综合RTL代码

；Xilinx

AccelDSP是目前业界唯一能够将

算法转换成为可综合RTL代码的开发工具；自动地进行浮点-定点转换，生成可综合的VHDL

或Verilog代码，并创建用于验证的测试平台；可以生成定点C++模型或由 算法得到SystemGenerator块

；Xilinx

XtremeDSP解决方案的重要组成部分。AccelDSP简介AccelWare包含一系列参数DSP模块的IP库；可以综 为RTL代码（VHDL或Verilog）。AccelWare

IP（包含三个

工具箱）信号处理工具包：FIR

滤波器、CIC

抽取滤波器、CIC内插滤波器、多相抽取滤波器、半带

FIR

滤波器、FFT

以及IFFT等；通信工具包：直接数字

器、BCH

编

和器和去交织器、卷积编

、Reed-Solomon

编器、卷积交织器、Viterbi器、开方升余弦滤波器、加扰器、解扰器以及ADC采样-保持电路/正弦比较滤波器等；高级数算工具包：QR分解法、Cholesky分解法、QR求逆、

Cholesky求逆、三角形矩阵求逆、特定排列旋转、多项式求值、奇异值分解以及QRD-RLS空间滤波器等。基于System

Generator的DSP系统设计Xilinx

Blockset库System

Generator和

是无缝

的，可以在标准

中直接启动；在

环境中，只有通过Xilinx模块搭建的系统才能保证硬件可实现，类似于HDL语言中的可综合语句。基于System

Generator的DSP系统设计System

Generator库基于System

Generator的DSP系统设计基本单元模块包含了数字逻辑的标准组件模块；可

时间延迟、改变信号速率、引入常数、计数器以及多路复用器等

；包含了3个特殊的模块SystemGenerator标志、黑盒子模块（Black

Box）以及边界定义模块。基于System

Generator的DSP系统设计通信模块提供了用于实现数字通信的各种函数基于System

Generator的DSP系统设计控制逻辑模块创建各种控制逻辑和状态机的资源包括逻辑表达式、软核控制器、复用器以及器基于System

Generator的DSP系统设计数据类型模块用于信号的数据类型转换包括移位、量化、并/串、串/并转换以及精度调整模块基于System

Generator的DSP系统设计DSP模块System

Generator的包含了所有常用的DSP模块基于System

Generator的DSP系统设计数

算模块丰富的数

算库包括基本四则运算、三角运算以及矩阵运算等基于System

Generator的DSP系统设计器模块包含了所有Xilinx器的Logic

Core基于System

Generator的DSP系统设计共享

器模块主要用于共享

器操作基于System

Generator的DSP系统设计工具模块、ChipScope、资源评估等模块以及算法设计阶段的滤波器设计等基于System

Generator的DSP系统设计基于System

Generator的DSP系统设计基于System

Generator的DSP系统设计建立简易的DSP设计例

使用System Generator建立一个3输入（a、b、c）的DSP4模块的计算电路，使得输出p

=

c

+

a

*

b，并利用标准的

模块对延迟电路进行功能验证。1.建立一个新的

模型，并保存为mydsp.mdl。2.选择XilinxDSP48模块，拖到mydsp.mdl；按照同样的方法添加边界定义模块以及SystemGenerator标志模块。3.添加标准库中的常数模块（Constant）和显示器（Display）模块。其中常数模块用于向DSP计算电路灌数据，作为测试激励；显示器则用于观测输出数据。基于System

Generator的DSP系统设计基于System

Generator的DSP系统设计5.设定系统参数多数选项与ISE开发中选项相同；“Create

testbench”，自动生成设计的测试代码。基于System

Generator的DSP系统设计6.设置关键模块参数Gataway

In模块属性可查看输入数据位宽和量化规则基于System

Generator的DSP系统设计7.运运行试激励仿真，可以看到显示器输出为18，表明设计的功能是正确的。8.生成HDL代码基于System

Generator的DSP系统设计”相应的文件夹“netlist

sysgen子

中“nonleaf_results.v”可作为子模块直接使用生成的部分代码段基于System

Generator的DSP系统设计System

Generator中的信号类型“Format”

菜单中的“Port/Signal

Display

PortData

Types”命令，来显示所有端口的数据类型，形象显示整个系统的数据精度。可根据输入端口的数据类型来确定输出数据类型。允许设计

自定义模块的输入、输出数据的量化效果以及饱和处理。

中的连续时间信号，还必须经过“GatewayIn”模块的采样转换才能使用。基于System

Generator的DSP系统设计自动代码生成System

Generator能够自动地将设计编译为低级的

HDL

描述，且编译方式多样，取决于SystemGenerator标志中的设置。还需要生成一些辅助的文件工程文件、约束文件等，以及用于验证的测试代码。详见7.3.3节。基于System

Generator的DSP系统设计编译两种方法将设计生成FPGA代码设计.m文件转化为HDL设计：利用AccelDSP综合器

：多应用于复杂或高速设计中，常用来完成

次的IP核开发。直接接利用MCode模块：支持

语言的有限子集，实现算术运算、有限状态机和逻辑控制等。要使用MCode模块，必须实现编写.m函数，且代码文件必须和System

Generator模型文件放在同一个文件夹中，或者处于

路径上的文件夹中。基于System

Generator的DSP系统设计例使用

编写一个简单的移位寄存器完成对输入数据乘8以及除以4的操作，并使用MCode将其编译成System

Generator直接可用的定点模块。1．相关的.m函数代码为：基于System

Generator的DSP系统设计2.新建System

Generator设计，添加MCode模块通过Browse按键将.m函数和模型设计关联起来基于System

Generator的DSP系统设计3.添加边界模块、SytemGenerator模块、正弦波测试激励以及示波器模块基于System

Generator的DSP系统设计4.运行仿真，正确实现了.m文件的功能。左图将信号放大了8倍，右图将信号缩小了4倍。基于Sys系统设计5.自动代码基于System

Generator的DSP系统设计子系统的建立和使用简介建立子系统的方法是利用NGC二进制网表文件；将SystemGenerator设计封装成单独的二进制模块，综合工具将其作为黑盒子看待；管脚约束不能在Gataway模块中定义；同样时钟管脚不能在System

Generator模块中定义；通过网表编辑器来指定物理约束。详见7.3.5节。基于System

Generator的硬件协仿真硬件协仿真通过在硬件上模拟部分设计，大大提（通常可以提高一个甚至多个数量级）；真的速度一旦将设计编译成FPGA

比特流文件，SystemGenerator会自动创建一个新的硬件协仿真模块，同时还会生成一个

库来

生成的模块。此部分相对复杂，通常为高级应用所使用，请参考7.4节的使用方法。逻辑与计算机设计基础逻辑与计算机设计基础第1章数字计算机与信息数字计算机数值系统算术运算十进制码格雷码字母数字码本章小结参考文献习题逻辑与计算机设计基础第2章组合逻辑电路二值逻辑和门布尔代数标准式两级电路优化卡诺图化简多级电路优化其他的门类型异或操作符和异或门高阻输出本章小结参考文献习题逻辑与计算机设计基础第3章组合