VHDLl(硬件描述语言)：第1章-数字系统硬件设计概述

第一章

数字系统硬件设计概述电子系统电子系统——由若干相互联接、相互作用的基本电路组成的具有特定功能的电路整体。一般可以把电子系统看成由两大部分组成：模拟子系统和数字子系统模拟系统：传感、高低频放大、模／数、数／模变换以及执行机构等；数字系统：信息处理、决策、控制。但是，对于软硬结合的电子系统而言，它的信息处理、决策与控制部分大部分可内含有CPU的微处理机(如单片机)的电子系统来实现。数字系统vs模拟系统数字系统与模拟系统相比，具有如下特点。①稳定性。数字系统所加工处理的信息是离散的数字量，对用来构成系统的电子元器件要求不高，即能以较低的硬件实现较高的性能。②精确性。数字系统中可用增加数据位数或长度来达到数据处理和传输的精确度。③可靠性。数字系统中可采用检错、纠错和编码等信息冗余技术，以及多机并行工作等硬件冗余技术来提高系统的可靠性。④模块化。把系统分成不同功能模块，由相应的功能部件来实现，从而使系统的设计、试制、生产、调试和维护都十分方便。1.1传统的系统硬件设计方法

在计算机辅助电子系统设计出现以前，人们一直采用传统的硬件电路设计方法来设计系统的硬件。这种硬件设计方法主要有以下几个主要特征。采用自下至上（BottomUP）的设计方法采用通用的逻辑元、器件

在系统硬件设计的后期进行仿真和调试主要设计文件是电原理图自下至上的硬件电路设计方法的主要步骤1、根据系统对硬件的要求，编制技术规格书；2、划分功能模块，并画出系统的功能框图；3、选择合适元器件，设计各功能模块的电路；4、将各功能模块连接起来再进行系统的调试，最后完成整个系统的硬件设计。可见，系统硬件的设计是从选择具体元、器件开始的，并用这些元、器件进行逻辑电路设计，完成系统各功能模块设计，然后再将各功能模块连接起来，完成整个系统的硬件设计。

上述过程从最底层开始设计，直至到最高层设计完毕，故将这种设计方法称为自下至上的设计方法。用自下至上的设计方法设计一个三人表决器第一步：分析系统。第二步：选择逻辑元器件，进行电路设计。列真值表画卡诺图化简并写出逻辑函数表达式画逻辑电路图组合逻辑电路设计方法——自下至上设计步骤：（1）确定输入、输出变量，建立描述逻辑问题的真值表（2）由真值表写出逻辑函数表达式；(如：用最小项积之和的形式）（3）对输出逻辑函数进行化简（4）画出逻辑电路图

1.2利用硬件描述语（HDL）的硬件电路设计方法

代表性的硬件电路描述语言：VHDL语言，VerilogHDL语言。

硬件描述语言：就是可以描述硬件电路的功能，信号连接关系及定时关系的语言。它能比电原理图更有效地表示硬件电路的特性。硬件描述语言HDL，是一种用形式化方法描述数字电路和系统的语言。利用这种语言，数字电路系统的设计可以从上层到下层逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后，利用EDA工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表，再用专用集成电路ASIC或可编程逻辑器件自动布局布线工具，把网表转换为要实现的具体电路布线结构。★

硬件描述语言

◆

ABEL◆

AHDL

◆

VerilogHDL◆

VHDL美国国防部在80年代初提出了VHSIC（VeryHighSpeedIntegratedCircuit）计划，其目标之一是为下一代集成电路的生产，实现阶段性的工艺极限以及完成10万门级以上的设计，建立一项新的描述方法。1981年提出了一种新的HDL，称之为VHSICHardwareDescriptionLanguage，简称为VHDL。IEEE标准VHDL1981年美国国防部开始开发1987IEEE标准化IEEE-1076-19871993修订IEEE-1076-1993提供从门级到系统级的硬件建模VHSIC(VeryHighSpeedIntegratedCircuit)

HardwareDescriptionLanguage★

VHDL语言的主要优点

◆是一种多层次的硬件描述语言，覆盖面广，描述能力强。即设计的原始描述可以是非常简练的描述，经过层层细化求精，最终成为可直接付诸生产的电路级或版图参数描述，整个过程都可以在VHDL的环境下进行。

◆

VHDL有良好的可读性，即可以被计算机接受，也容易被理解用VHDL书写的原文件，既是程序，又是文档，既是技术人员之间交换信息的文件，又可作为合同签约者之间的文件。

◆

VHDL本身的生命期长。因为VHDL的硬件描述与工艺技术无关，不会因工艺变化而使描述过时。与工艺技术有关的参数可通过VHDL提供的属性加以描述，工艺改变时，只需修改相应程序中的属性参数即可。◆

支持大规模设计的分解和已有设计的再利用。一个大规模设计不可能一个人独立完成，它将由多人，多项目组来共同完成。VHDL为设计的分解和设计的再利用提供了有力的支持。

◆

VHDL已成为IEEE承认的一个工业标准，事实上已成为通用硬件描述语言。

VHDL语言程序的五个组成部分库说明包集合说明实体说明构造体描述配置语句库存放已编译的实体、构造体、包集合、和配置。相当于书库。包集合存放各设计模块能共享的数据类型、常数和子程序。相当于书架。实体用于说明所设计的系统的外部接口信号。构造体用于描述系统内部的结构和行为。配置用于从库中选取所需单元来组成系统设计的不同版本。基本单元LIBRARY库名；USE库名.包集合名.项目名;ENTITY

实体名

IS

[类属参数说明]；

[端口说明]；END

ENTITY实体名；ARCHITECTURE

构造体名

OF实体名

IS

[定义语句]内部信号，常数，数据类型，函数等的定义；BEGIN

[处理语句]；END

ARCHITECTURE构造体名；VHDL语言程序书写基本格式1.2.1电原理图表示与VHDL语言描述的比较二选一选择器1.2.2利用HDL语言设计系统硬件的特点采用自上至下（TopDown）的设计方法系统中可大量采用ASIC芯片

采用系统早期仿真降低了硬件电路设计难度主要设计文件是用HDL语言编写的源程序1.2.3采用自上至下（TopDown）的设计方法

所谓自上至下的设计方法，就是从系统总体要求出发，自上至下地逐步将设计内容细化，最后完成系统硬件的整体设计。

在利用HDL的硬件设计方法中，设计者将自上至下分成3个层次对系统硬件进行设计。第一层次：行为描述。第二层次：RTL方式描述。第三层次：逻辑综合。行为描述(Behaviour)

行为描述，实质上就是对整个系统的数学模型的描述。对系统进行行为描述的目的是试图在系统设计的初始阶段，通过对系统行为描述的仿真来发现设计中存在的问题。在行为描述阶段，并不真正考虑其实际的操作和算法用什么方法来实现。考虑更多的是系统的结构及其工作过程是否能达到系统设计规格书的要求。RTL(RegisterTranslation)方式描述

RTL方式描述称为寄存器传输描述（又称数据流描述）。用行为方式描述的系统结构的程序，其抽象程度高，难以直接映射到具体逻辑元件结构的硬件实现的。在把行为方式描述的程序改写为RTL方式描述的程序时，编程人员必须深入了解逻辑综合工具的详细说明和具体规定，这样才能编写出合格的RTL方式描述的程序。在完成编写RTL方式的描述程序以后，再用仿真工具对RTL方式描述的程序进行仿真。如果通过这一步仿真，那么就可以利用逻辑综合工具进行综合了。逻辑综合（LogicSynthesis)

逻辑综合这一阶段是利用逻辑综合工具，将RTL方式描述的程序转换成用基本逻辑元件表示的文件（门级网络表）。由逻辑综合工具产生门级网络表后，在最终完成硬件设计时，还可以有两种选择。第一种是由自动布线程序将网络表转换成相应的ASIC芯片的制造工艺，做出ASIC芯片。第二种是将网络表转换成FPGA（现成可编程门阵列）的编程码点，利用FPGA完成硬件电路设计。自上至下设计系统硬件的过程规格设计行为级描述行为级仿真RTL级描述RTL级仿真逻辑综合、优化门级仿真、定时检查输出门级网表

由设计过程可知，从总体行为设计开始到最终逻辑综合，形成网络表为止，每一步都要进行仿真检查，这样有利于尽早发现系统设计中存在的问题，从而可以大大缩短系统硬件的设计周期。这是用HDL语言设计系统硬件的最突出的优点之一。VerilogHDL是在1983年由GDA(Gate

WayDesignAutomation)公司的Philmoorby首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1986年Moorby

推出了用于快速门级仿真的商用仿真器VrtilogXL，促使VerilogHDL语言得到迅速发展。1989年Cadence公司收购了GDA

公司，VerilogHDL成为Cadence公司的私有财产。1990

年Cadence公司公开VerilogHDL语言。基于VerilogHDL优越性，IEEE

于1995年制定了VerilogHDL的IEEE标准，即VerilogHDL

1364-1995。1.3VerilogHDLVHDL语言和VerilogHDL语言各有所长，市场占有量也相差不多。VerilogHDL易学易用、语法自由。早期为ASIC设计而开发，通常适于寄存器传输级(RTL)和门电路级的描述，是一种较低级的描述语言。VHDL语法严谨、层次清晰。通常适于行为（功能）级和寄存器传输级(RTL)的描述，是一种高级描述语言，最适合于描述系统功能。大多数EDA软件都支持这两种硬件描述语言。

VHDL和Verilog的比较

名词解释CPLD?CPLD：ComplexProgrammableLogicDevice复杂可编程逻辑器件FPGA?FPGA：FieldProgrammableGateArray现场可编程门阵列扩展GAL?PLD?GAL:GenericArrayLogic通用阵列逻辑PLD：ProgrammableLogicDevice可编程逻辑器件

名词解释AISC?SOC?ASIC：专用IC。是指为特定的用户、某种专门或特别的用途而设计的芯片组。SOC:片上系统。随IC设计与工艺的提高，使原先由许多IC组成的电子系统可集成到一个芯片上，构成SOC。SOPC?SOPC:可编程的片上系统。是Altera公司提出来的一种灵活、高效的SOC解决方案。也可认为是基于FPGA解决方案的SOC。扩展EDA?EDA：

电子设计自动化。就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。扩展三、EDA技术的应用ASIC设计ASIC（ApplicationSpecificIntergratedCircuits）专用集成电路是EDA技术应用在电子系统设计的高端产物。这种芯片的集成度极高，有全定制和半定制两种。四、EDA工程的设计流程1、设计输入(图形、文本、波形等形式)

2、逻辑综合和优化3、布局布线和适配

4、仿真5、目标器件的编程和下载

6、硬件电路的后仿真验证和测试

EDA技术开发FPGA/CPLD的流程EDA集成开发工具QuartusII:是Altera公司的第四代可编程逻辑器件集成开发环境，提供从设计输入到器件编程的全部功能。QuartusII界面双击QuartusII图标目前比较流行的用于可编程器件的EDA集成开发工具主要有Altera公司的QuartusII、Xilinx公司的Foundation和ISE以及Lattice公司的ispDesignEXPERT和ispLEVER。Xilinx公司的ISELattice的ispLEVERSOPCBuilder:是功能强大的基于图形界面的片上系统定义和定制工具。SOPCBuilder库中包括处理器和大量的IP核及外设。其它开发工具NiosII:是NiosII系列嵌入式处理器的基本软件开发工具。所有软件开发任务都可以NiosIIIDE下完成，包括编辑、编译和调试程序。

双击NiosIIIDE图标其它开发工具其它开发工具

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