FPGACPLD结构与应用课件

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2022/11/24《可编程逻辑器件及EDA技术》112022/10/11《可编程逻辑器件及2

2022/11/242.1PLD概述2.2简单PLD工作原理2.3CPLD结构与工作原理2.4FPGA结构与工作原理2.5FPGA/CPLD测试技术2.6FPGA/CPLD产品概述2.7CPLD/FPGA编程与配置《可编程逻辑器件及EDA技术》2.8基于FPGA/CPLD的EDA开发流程第2章

FPGA／CPLD结构与应用222022/10/112.1PLD概3

2022/11/242.1可编程逻辑器件（PLD）概述

1.按可编程部位分类：PROM—Programmable

ReadOnlyMemory可编程只读存储器PLA—ProgrammableLogicArray可编程逻辑阵列PAL—ProgrammableArrayLogic可编程阵列逻辑GAL—GenericArrayLogic通用阵列逻辑输入缓冲电路与阵列或阵列输出缓冲电路输入输出……2.1.1简单PLD器件结构

《可编程逻辑器件及EDA技术》2.1.2PLD器件分类332022/10/112.1可编程逻辑器件（PLD4

2022/11/24CPLD—

ComplexProgrammableLogicDevice

复杂可编程逻辑器件FPGA—

FieldProgrammableGateArray现场可编程门阵列2.按按集成度分类：500门以下2.1可编程逻辑器件（PLD）概述《可编程逻辑器件及EDA技术》442022/10/11CPLD—ComplexPro

2022/11/242.2简单PLD原理2.2.1逻辑原件符号表示

1、逻辑元件符号表示《可编程逻辑器件及EDA技术》52022/10/112.2简单PLD原理2.2.1

2022/11/24《可编程逻辑器件及EDA技术》2.2简单PLD原理2.2.1逻辑原件符号表示

62022/10/11《可编程逻辑器件及EDA技术》2.2

2022/11/24《可编程逻辑器件及EDA技术》2.2简单PLD原理2.2.1逻辑原件符号表示

72022/10/11《可编程逻辑器件及EDA技术》2.2

2022/11/24常用符号《可编程逻辑器件及EDA技术》2.2简单PLD原理2.2.1逻辑原件符号表示

2.2简单PLD原理2.2.1逻辑原件符号表示

82022/10/11常用符号《可编程逻辑器件及EDA技术

2022/11/24《可编程逻辑器件及EDA技术》2.2简单PLD原理2.2.1逻辑原件符号表示

92022/10/11《可编程逻辑器件及EDA技术》2.2

2022/11/24PLD中或阵列表示《可编程逻辑器件及EDA技术》2.2简单PLD原理2.2.1逻辑原件符号表示

102022/10/11PLD中或阵列表示《可编程逻辑器件及

2022/11/242.2.2PROM结构原理

地址译码器：用于完成PROM存储阵列的行选择。PROM器件组成：地址译码器+

存储单元阵列

+

输出缓冲不可编程2.2简单PLD原理

其逻辑函数是：右式可看成是逻辑与运算，所以可将PROM地址译码器看成是一个与阵列与阵列《可编程逻辑器件及EDA技术》112022/10/112.2.2PROM结构原理地址译

2022/11/24存储单元阵列：存放数据，输出函数。F0=Cp-1,0Wp-1+…+C1,0W1+C0,0W0F1=Cp-1,1Wp-1+…+C1,0,1W1+C0,1W0……Fm-1=Cp-1,m-1Wp-1+…+C1,m-1W1+C0,m-1W0其中，Ci,j是系数，可取0、1。可见，PROM可以表示为：固定与阵列和可编程或阵列两个阵列。PROM器件组成：地址译码器+

存储单元阵列

+

输出缓冲左式可看成是逻辑或运算，所以可将PROM存储矩阵看成是一个或阵列2.2.2PROM结构原理

2.2简单PLD原理

122022/10/11存储单元阵列：存放数据，输出函数。F

2022/11/24与阵列或阵列两位输出《可编程逻辑器件及EDA技术》两位地址2.2.2PROM结构原理

2.2简单PLD原理

132022/10/11与阵列或阵列两位输出《可编程逻辑器件1414

2022/11/24问题：与阵列是全译码，产生了全部最小项，而在实际应用时，绝大多数组合逻辑函数并不需要所有的最小项。PROM器件组成

《可编程逻辑器件及EDA技术》2.2.2PROM结构原理

2.2简单PLD原理

152022/10/11问题：与阵列是全译码，产生了全部最小

2022/11/24使与阵列和或阵列都可编程2.2.3PLA结构原理任何组合逻辑函数都可以化成与或表达式。

任何组合函数都可以采用PLA来实现。新的问题：PLA的两个阵列可编程，导致软件算法过于复杂，且器件的运行速度下降。使与阵列可编，或阵列固定。《可编程逻辑器件及EDA技术》2.2.2PROM结构原理

2.2简单PLD原理

162022/10/11使与阵列和或阵列都可编程2.2.317171818

2022/11/242.2.3PAL结构原理0A1A1F0F0A1A1F0F2.2简单PLD原理

《可编程逻辑器件及EDA技术》第2章

FPGA／CPLD结构与应用192022/10/112.2.3PAL结构原理0A1A1

2022/11/24PAL16V8结构11100100R11100100RQQD11100100R11100100RVccSG1SL07SL17SG0SL0619I/O711100100R11100100RQQD11100100R11100100RVccSG1SL06SL16SG1SL0618I/O61CLK/I02I13I207815034781211151619202324272831允许输出端再馈入下一个与阵列。问题：熔丝型，使用不便《可编程逻辑器件及EDA技术》可以实现时序系统。2.2简单PLD原理

202022/10/11PAL16V8结构11100100R1《可编程逻辑器件及EDA技术》

2022/11/24第2章可编程逻辑器件OLMC—OutputLogicMacroCell输出逻辑宏单元逻辑宏单元输入/输出口输入口时钟信号输入三态控制可编程与阵列固定或阵列GAL16V82.2.5

GAL结构原理21《可编程逻辑器件及EDA技术》2022/10/11第2章(1)寄存器模式寄存器输出结构：异或门输出经D触发器至三态门，触发器的时钟端CLK连公共引脚，三态门的使能端连公共OE引脚，信号反馈来自触发器。寄存器模式组合双向输出结构：输出三态门受控，输出反馈至本单元，组合输出无触发器。输出逻辑宏单元OLMC有三种输出模式。寄存器输出结构寄存器模式组合双向输出结构有两种输出结构《可编程逻辑器件及EDA技术》2.2.5

GAL结构原理22(1)寄存器模式寄存器输出结构：异或门输出经D触发器至三态门

(2)复合模式输出逻辑宏单元OLMC有三种输出模式。有两种输出结构组合输出结构组合输出双向口结构组合输出双向口结构：大致与寄存器模式下组合输出双向结构相同，区别是引脚CLK、OE在寄存器模式下为专用引脚，不可它用。组合输出结构：无反馈，其他组合输出双向口结构。《可编程逻辑器件及EDA技术》2.2.5

GAL结构原理23(2)复合模式输出逻辑宏单元OLMC有三种输出模式。有两种《可编程逻辑器件及EDA技术》反馈输入结构：输出三态门被禁止，该单元的“与-或”阵列无输出功能，但可作为相邻单元的信号反馈输入端。输出反馈结构：输出三态门被恒定打开，该单元的“与-或”阵列具有输出功能，也具有反馈结构。输出结构：其输出反馈结构类同，但单元的反馈无效。

(3)简单模式输出逻辑宏单元OLMC有三种输出模式。有三种输出结构2.2.5

GAL结构原理24《可编程逻辑器件及EDA技术》反馈输入结构：输出三态门被禁止

2022/11/242.3CPLD结构与工作原理CPLD结构CPLD中一般包含三个主要部分：★逻辑阵列块--LAB

★可编程连线阵列—PIA★I/O控制块MAX3000A的结构2.3.1逻辑阵列块（LAB）每个LAB由16个宏单元阵列组成，多个LAB通过可编程连线阵列（PIA）和全局总线连接在一起，全局总线由所有的专用输入、I/O引脚和宏单元馈给信号。《可编程逻辑器件及EDA技术》252022/10/112.3CPLD结构与工作原理C宏单元可以被单独配置为时序逻辑和组合逻辑工作方式。逻辑阵列

宏单元由三个功能模块组成：乘积项选择矩阵

可编程寄存器《可编程逻辑器件及EDA技术》2.3CPLD结构与工作原理26宏单元可以被单独配置为时序逻辑和组合逻辑工作方式。可配置寄存器编程单元

2022/11/24PRNCLRNENA逻辑阵列全局清零共享逻辑扩展项清零时钟清零选择寄存器旁路并行扩展项通往I/O模块通往PIA乘积项选择矩阵来自I/O引脚全局时钟QDEN来自PIA的36个信号快速输入选择2MAX3000A的宏单元结构2.3CPLD结构与工作原理时钟/使能选择27可配置寄存器编程单元2022/10/11PRNCLRNE2.3.2

可编程连线阵列（PIA）PIA把器件中任一信号源连接到其目的地，所有MAX3000A的专用输入、I/O引脚和宏单元输出均馈送到PIA，PIA可把这些信号送到器件内的各个地方，完成特定任务。

图示了PIA的信号是如何布线到LAB的。《可编程逻辑器件及EDA技术》2.3CPLD结构与工作原理编程单元282.3.2可编程连线阵列（PIA）PIA把器件中任一信号源2.3.3I/O控制块输入／输出控制单元是内部信号到I/O引脚的接口部分，可控制I/O引脚单独地配置为输入、输出或双向工作方式。图示，所有I/O引脚都有一个三态缓冲器。当三态缓冲器的控制端接到地时，其输出为高阻态，此时I/O引脚可作专用输入引脚，当接高电平时，输出使能有效。《可编程逻辑器件及EDA技术》2.3CPLD结构与工作原理数据选择器选择一路作为控制使能信号。MAX3000A系列器件的I/O控制块292.3.3I/O控制块输入／输出控制单元是内部信号2.4FPGA结构与工作原理2.4.1FPGA分类

从逻辑功能块结构上分类，可分为：

大部分FPGA采用基于SRAM(静态随机存储器)的查找表逻辑形成结构。查找表—LookUpTable（LUT），是可编程最小逻辑单元。

二

查找表单元结构一个N输入的LUT可以实现N个输入变量的任何逻辑功能。《可编程逻辑器件及EDA技术》查找表结构多路开关结构多级与非门结构

302.4FPGA结构与工作原理2.4.1FPGA分类2.4.2

查找表单元结构四输入16×1RAM《可编程逻辑器件及EDA技术》2.4FPGA结构与工作原理一个四输入的LUT可以实现四个输入变量的任意逻辑函数。312.4.2查找表单元结构四输入16×1RAM《可编程逻辑器2.4.3CycloneIII系列器件的结构与原理

2.4FPGA结构与工作原理IE是CycloneIIIFPGA器件的最基本的可编程单元322.4.3CycloneIII系列器件的结构与原理22.4FPGA结构与工作原理2.4.3CycloneIII系列器件的结构与原理

332.4FPGA结构与工作原理2.4.3Cyclone2.4FPGA结构与工作原理2.4.3CycloneIII系列器件的结构与原理

342.4FPGA结构与工作原理2.4.3Cyclone2.4FPGA结构与工作原理2.4.3CycloneIII系列器件的结构与原理

352.4FPGA结构与工作原理2.4.3Cyclone2.4FPGA结构与工作原理2.4.3CycloneIII系列器件的结构与原理

362.4FPGA结构与工作原理2.4.3Cyclone2.4FPGA结构与工作原理2.4.3CycloneIII系列器件的结构与原理

372.4FPGA结构与工作原理2.4.3Cyclone2.4FPGA结构与工作原理2.4.3CycloneIII系列器件的结构与原理

382.4FPGA结构与工作原理2.4.3Cyclone2.4FPGA结构与工作原理2.4.3CycloneIII系列器件的结构与原理

392.4FPGA结构与工作原理2.4.3Cyclone2.5

硬件测试2.5.1内部逻辑测试

2.5.2JTAG边界扫描测试JTAG—JointTestActionGroup联合测试行动组。测试引线间隔致密的电路板上集成电路芯片的能力。

大多数CPLD/FPGA厂家的器件遵守IEEE规范，并为输入引脚和输出引脚以及专用引脚提供了边界扫描测试(BoardScanTest，BST)的能力。402.5硬件测试2.5.1内部逻辑测试2.5.2J2.5

硬件测试2.5.2JTAG边界扫描测试

412.5硬件测试2.5.2JTAG边界扫描测试412.5

硬件测试2.5.2JTAG边界扫描测试

在芯片内部核心逻辑电路与I/O脚间都增加了寄存器电路，通过将这些I/O上的寄存器连接起来，可以将测试数据串行输入到被测单元，并从相应端口串行读出。测试关键逻辑。可以实现三方面测试1芯片级测试；2板级测试；3系统级测试。422.5硬件测试2.5.2JTAG边界扫描测试在2.5

硬件测试2.5.2JTAG边界扫描测试

涉及的端口：TCLK、TMS、TDI、TDO、TRST432.5硬件测试2.5.2JTAG边界扫描测试

★TRSE（测试复位端口）2端口说明

★TMS（TestModeSelect,测试模式选择端口）

★TDI（TestDataIn,测试数据输入端口）

★TDO（TestDataOut,测试数据输出端口）

当器件工作在JTAGBST模式时，使用四个I/O引脚和一个可选引脚TRST作为JTAG引脚。

★TCLK（TestClock,测试时钟端口）44★TRSE（测试复位端口）2端口说明★TMS（2端口说明

TDI：串行方式输入数据。一种是指令数据，送入指令寄存器，另一种是测试数据，输入到相应的边界扫描寄存器中。

TDO：以串行方式输出的数据有两种。

一种是从指令寄存器移出来的指令，另一种是从边界扫描寄存器中移位出来的数据。

452端口说明TDI：串行方式输入数据。TDO：以串行方式2端口说明

TCLK：边界扫描测试时钟是独立的，与核心逻辑时钟无关，但可以复用。TMS：在测试过程中，TMS控制测试电路于数据捕获、移位、暂停等不同工作模式。该信号在测试时钟上升沿被采集数据，在非测试状态下是高电平。462端口说明TCLK：边界扫描测试时钟是独立的，与核心逻辑3TAP控制器

TAP控制器的作用是将串行输入的TMS信号进行译码，使边界扫描系统进入相应的测试模式，并产生所需的各控制信号。

4寄存器组

JTAGBST需要的寄存器：指令寄存器—用来决定进行哪种测试或访问数据寄存器操作。旁路寄存器—1位寄存器，提供TDI和TDO的最小通道。

标志寄存器—其内容有关该器件的版本号、型号、制造产商。边界扫描寄存器—由器件引脚上的所有边界扫描单元构成。473TAP控制器TAP控制器的作用是将串行输入的TMS信号第2章可编程逻辑器件2.5.2边界扫描测试标准IEEE1149.12.5FPGA/CPLD测试5端口上JTAGBST与器件的关联结构

JTAGBST与器件I/O引脚关联电路是：3位字宽的边界扫描单元。

每个边界扫描单元包括一套捕获寄存器和一套更新寄存器。

48第2章可编程逻辑器件2.5.2边界扫描测试标准IEEE5.JTAGBST系统与FPGA关联结构2.5.2边界扫描测试标准IEEE1149.12.5FPGA/CPLD测试第2章可编程逻辑器件495.JTAGBST系统与FPGA关联结构2.5.2边界扫5.JTAGBST系统与FPGA关联结构2.5.2边界扫描测试标准IEEE1149.12.5FPGA/CPLD测试第2章可编程逻辑器件进入边界测试状态时505.JTAGBST系统与FPGA关联结构2.5.2边界扫选择命令模式时序

★TCK（TestClock,测试时钟端口）

★TMS（TestModeSelect,测试模式选择端口）

★TDI（TestDataIn,测试数据输入端口）

★TDO（TestDataOut,测试数据输出端口）上电后，TAP处于复位状态，BST电路无效从TMS加数据，使TAP进入相应状态51选择命令模式时序★TCK（TestClock,测试选择命令模式时序TMS端加数据移出IR初始化数据保持低电平，TAP状态不变01100TMS端为高电平52选择命令模式时序TMS端加数据移出IR初始化数据保持低电平2.6FPGA/CPLD产品概述2.6.1Lattice公司CPLD器件主要系列ispLSI器件系列ispLSI1000E系列ispLSI2000E/2000VL/200VE系列ispLSI5000V系列ispLSI8000/8000V系列第2章可编程逻辑器件2.ACEX系列FPGA3.FLEX系列FPGA4.MAX系列CPLD2.6.2

Altera公司FPGA和CPLD器件主要系列1.Stratix系列FPGA2.6.3

Xilinx公司的FPGA和CPLD器件系列1.Virtex-4系列FPGA2.SpartanⅡ器件系列3.XC9500系列CPLD532.6FPGA/CPLD产品概述2.6.1Latti2.7CPLD和FPGA的编程与配置第2章可编程逻辑器件（1）基于电可擦除存储单元的EEPROM或Flash技术。（2）基于SRAM查找表的编程单元。（3）基于一次性可编程反熔丝编程单元。

目前常见的大规模可编程逻辑器件的编程工艺有三种：

CPLD中采用电可擦除存储单元，一旦被编程，掉电后可以保存。FPGA中采用SRAM查找表的编程单元，编程信息保存在SRAM中，掉电后编程信息立即丢失，下次上电要重新载入编程信息。又称为重新配置--ICR。

同时在不改变电路连接关系情况下，可以对CPLD内部改写，又称为在系统可编程--ISP。542.7CPLD和FPGA的编程与配置第2章可编程逻辑2.7CPLD和FPGA的编程与配置第2章可编程逻辑器件2.7.1FPGA配置方式SRAM的易失性，每次上电时，数据都必须重新配置。FPGA器件主要有两种配置模式：主动配置和被动配置主动配置被动配置AS—ActiveSerial主动串行模式，使用串行配置器件配置。PS—PassiveSerial被动串行模式，使用普通配置器件配置。PPS—PassiveParallelSynchronous被动并行同步模式。PPA—PassiveParallelAsynchronous被动并行异步模式。PSA—PassiveSerialAsynchronous被动串行异步模式。JTGA模式。使用下载电缆通过JTGA口配置。552.7CPLD和FPGA的编程与配置第2章可编程逻辑JTAG配置端口FPGAPS配置端口PC机配置适配电路配置器件或配置电路AS配置端口专用FLASH配置器件2.7CPLD和FPGA的编程与配置第2章可编程逻辑器件2.7.1FPGA配置方式56JTAG配置端口FPGAPS配置端口PC机配置适配电路配置器此接口既可作编程下载口，也可作JTAG接口ALTERA的ByteBlaster（MV）下载接口2.7CPLD和FPGA的编程与配置第2章可编程逻辑器件57此接口既可作编ALTERA的ByteBlasterALTERA的ByteBlaster（MV）下载接口2.7CPLD和FPGA的编程与配置第2章可编程逻辑器件58