FPGA综合实验项目介绍(电子科技大学)课件

电子技术综合实验FPGA应用设计电子技术综合实验FPGA应用设计主要内容5.数字频率计综合设计3.智力抢答器综合设计4.加速度传感器的计步器

综合设计1.数字跑表综合设计2.交通灯控制器综合设计主要内容5.数字频率计综合设计3.智力抢答器综合设计4.加速3

数字跑表综合设计3数字跑表综合设计4指标1、跑表精度为0.01秒2、跑表计时范围为：1小时3、设置开始计时/停止计时、复位两个按钮4、显示工作方式：用六位BCD七段数码管显示读数。显示格式：扩展功能：按键消抖；选手时间分时显示

分秒0.01秒4指标1、跑表精度为0.01秒分秒5系统组成（基本要求）使能控制计数器石英振荡器分频器显示控制开始/停止按键时间显示复位按键5系统组成（基本要求）使能计石英分显示开始/停止按键时间复位6系统组成（扩展要求）消抖电路计数器石英振荡器分频器显示控制开始/复位按键时间显示选手到终点计时存/取按键数据锁存数据读取6系统组成（扩展要求）消抖计石英分显示开始/复位按键时间选手7内部模块计数器分频器扫描显示及译码控制开始/停止使能控制清零控制

7内部模块计数器分频器扫描显示及译码控制开始/停止使能控制清8提供的标准信号是48MHz

输出二个信号1KHz、100Hz分频器模块设计8提供的标准信号是48MHz分频器模块设计9基于计数器方法实现123

4512

3

4

5

1

2clkinclkout10个主要语句：ifclkin'eventandclkin='1'thenifcnt=5then cnt<=1; clkout<=notclkout; else cnt<=cnt+1; endif;endif;例ifclkin'eventandclkin='1'then ifcnt=10thencnt<=1; elsecnt<=cnt+1; endif; endif; endprocess; clkmid<=conv_std_logic_vector(cnt,4); clkout<=clkmid(3);分频器实现原理9基于计数器方法实现123451234512c10计数器单级计数器计数器级联后模块设计10计数器单级计数器计数器级联后模块设计11级联方式：同步级联和异步级联同步级联原理图：11级联方式：同步级联和异步级联同步级联原理图：12异步级联原理图：12异步级联原理图：13模块设计译码显示控制8位数码管采用动态扫描方式数码管为共阳数码管G13模块设计译码显示控制8位数码管采用动态扫描方式G数码管工作原理数码管工作原理15显示原理扫描计数CLK数据选择SEL(2:0)MH(3:0)ML(3:0)SH(3:0)SL(3:0)DS(3:0)CS(3:0)七段译码器SIG(3:0)SEG(6:0)G15显示原理扫描CLK数据SEL(2:0)MH(3:0)ML

交通灯控制器综合设计

交通灯控制器综合设计

设计一个十字路口的交通灯控制电路；东西方向车道和南北方向车道两条交叉道路上的车辆交替运行，每次通行时间都设为45秒，时间可设置修改；在绿灯转为红灯时，要求黄灯先亮5秒钟，才能变换运行车道；黄灯亮时，要求每秒闪亮一次；每一种灯亮的时间用数码管进行显示（采用倒计时法显示）。功能要求设计一个十字路口的交通灯控制电路；功能要求系统组成分频器到计时计数器信号灯转换器东西方向信号灯南北方向信号灯系统组成分频器到计时计数器信号灯转换器东西方向信号灯南北方向状态图状态图真值表真值表分频电路设计计数器设计状态转换器设计时间显示器设计内部模块分频电路设计内部模块22

智力抢答器综合设计22智力抢答器综合设计编号为1-6的选手在规定的时间内（10秒）按键抢答；抢中编号锁定显示，其他无效；主持按键控制清零和开始；选手抢中后在规定的时间内（30秒）答提;具有报警提示功能，分别提示抢答开始，有人抢答，抢答时间到，答题时间到。报警延时学号+500，单位ms；23基本功能编号为1-6的选手在规定的时间内（10秒）按键抢答；23基本24模块组成

编码锁存器抢答定时器答题定时器报警延迟器多路选择器扫描控制器24模块组成编码锁存器25可编程实现原理框图主持按键时钟选手按键编码锁存器抢答定时器显示输出报警器报警输出答题定时器扫描控制器多路选择器扫描输出25可编程实现原理框图主持时钟选手编码抢答显示报警器报警答题26模块设计编码锁存器

开始信号低电平有效选手按键为负触发选手编码输出为七段显示数码信号，共阳管。26模块设计编码锁存器开始信号低电平有效27编码锁存器内部流程1START抢答时间到编码器XS(5:0)锁存器Q_ZQ(6:0)S(6:0)QZ选手输入开始与清零抢中信号SJD_QD抢中选手号码选手号码27编码锁存器内部流程1START抢答时间到编XS(5:0)28编码锁存器内部流程2START时间到锁存编码XS(5:0)S(6:0)Q_Z选手输入开始与清零抢中信号SJD_QD抢中选手号码或28编码锁存器内部流程2START时间到锁XS(5:0)S(29模块设计抢答定时器

开始信号低电平有效系统时钟48MHz

计时5秒，输出数据数码管显示（共阳）29模块设计抢答定时器开始信号低电平有效30抢答定时器内部流程分频器CLK倒计数器1HzQ(4—0)STARTQZSJD_QD时间到主持人抢中时间数据48MHz七段译码器DOUT(6:0)30抢答定时器内部流程分CLK倒1HzQ(4—0)START31模块设计答题定时器

模块计时启动信号QZ，来自编码锁存的抢中信号系统时钟48MHz

计时10秒，输出数据数码管显示（共阳）31模块设计答题定时器模块计时启动信号QZ，来自编码锁存的32答提定时器内部流程分频器CLK倒计数器1HzQ(9—0)QZSJD_DT时间到抢中时间数据48MHz七段译码器SOUT(6:0)32答提定时器内部流程分CLK倒1HzQ(9—0)QZSJD33模块设计报警延迟器

系统时钟48MHz

报警源：start，qz，sjd_qd，sjd_dt。报警输出qz，每个源触发低电平有效，持续200ms33模块设计报警延迟器系统时钟48MHz34报警触发STARTQZ抢中SJD_QD抢答时间到B_J报警输出开始延迟计时器SJD_DT答题时间到CLK系统时钟48MHZBJ报警延迟器内部流程134报STARTQZ抢中SJD_QD抢答时间到B_J报警35报警延迟器内部流程2或与门报警输出BJQZSTART触发计数延时1SJD_QDSJD_DTBJ1BJ2BJ3BJ4触发计数延时2触发计数延时3触发计数延时4CLK35报警延迟器内部流程2或与门报警输出BJQZSTART触发36模块设计多路选择器

数据输入：抢中选手号码，抢答计时，答题计时，三个数据均是七段码信号。选择控制：来自扫描输出的两位信号。数据输出：数码管七位信号36模块设计多路选择器数据输入：抢中选手号码，抢答计时，答37模块设计扫描控制器

系统时钟48MHz

输出扫描频率控制在1KHZ—100KHZ左右。37模块设计扫描控制器系统时钟48MHz38扫描模块内部流程分频器CLK模8计数器48KHzS(2:0)48MHzCLK_100038扫描模块内部流程分CLK模48KHzS(2:0)48MH39系统图39系统图

加速度传感器计步器综合设计

加速度传感器计步器综合设计

（1）运用加速度传感器、放大电路以及基于555定时器的脉冲整形电路的相关原理，设计一个能够检测步频加速信号，并将步频加速信号转换成脉冲信号的步频脉冲产生电路。（2）在步频脉冲产生电路基础之上，设计基于FPGA的数字系统，完成对步频脉冲信号的计数及扫描显示。（3）传感电路输出脉冲高电平3V±0.5V。（4）步频计数范围0—99循环计数，用两个数码管扫描显示。任务与指标（1）运用加速度传感器、放大电路以及基于555定时器的脉冲整系统组成

传感电路（硬件）+计步器电路（HDL)系统组成传感电路（硬件）+计步器电路（HDL)加速度传感电路硬件设计原理图加速度传感电路硬件设计原理图加速度传感电路硬件设计PCB图加速度传感电路硬件设计PCB图加速度传感电路硬件设计元器件清单加速度传感电路硬件设计元器件清单

加速度传感电路硬件设计调试波形加速度传感电路硬件设计调试波形计步器功能FPGA程序设计系统模块组成计步器功能FPGA程序设计系统模块组成系统联合调试系统联合调试49

数字频率计综合设计49数字频率计综合设计功能指标1、被测输入信号：方波2、测试频率范围为：10Hz～100MHz3、量程分为三档：第一档：闸门时间为1S时，最大读数为999.999KHz第二档：闸门时间为0.1S时，最大读数为9999.99KHz第三档：闸门时间为0.01S时，最大读数为99999.9KHz4、显示工作方式：a、用六位BCD七段数码管显示读数。b、采用记忆显示方法c、实现对高位无意义零的消隐。功能指标1、被测输入信号：方波51频率的概念频率测量方法设计方框图模块设计设计分析51频率的概念设计分析52频率的概念

所谓“频率”，就是周期性信号在单位时间(1秒)内变化的次数。若在一定的时间间隔T内计数，计得某周期性信号的重复变化次数为N，则该信号的频率可表达为：

f=N/TTt52频率的概念所谓“频率”，就是周期性信号在53频率测量方法直接测量法

被测信号输入闸门计数器放大整形时基信号发生器门控电路②①③④⑤①②③④⑤T53频率测量方法直接测量法被测信号输入闸门计数器放大整形时54其中称为±1误差称为标准频率误差直接测量法误差54其中称为±1误差称为标准频率误差直接测量法误差55周期测量法

频率测量方法TC55周期测量法频率测量方法TC56周期测量法误差其中称为±1误差称为标准频率误差56周期测量法误差其中称为±1误差称为标准频率误57被测信号输入设计方框图闸门计数器放大整形门控电路石英振荡器锁存器分频器闸门选择扫描显示控制子系统(显示译码扫描控制)闸门选择开关GateOver被测频率显示GATECLEARLATCH57被测信号输入设计方框图闸门计数器放大整形门控电路石英锁存58FINGATELATCHCLEAR1秒测频时序关系58FINGATELATCHCLEAR1秒测频时序关系59分频器的功能是产生所需闸门控制信号及扫描时钟信号

提供的标准信号是48MHz

输出四个信号1Hz，10Hz，100Hz，1KHz分频器模块设计59分频器的功能是产生所需闸门控制信号及扫描时钟信号分频器60闸门选择器实现对输入的几个闸门信号的手动选择输出被选中的闸门信号以及小数点的控制信号DP1，DP2，DP3模块设计主要语句示例：ifse1='1'andse10=‘0’andse100=‘0’then fref<=f1hz; dp1<='0';dp2<=‘1';dp1<=‘1';60闸门选择器实现对输入的几个闸门信号的手动选择模块设计61测频控制器

控制整个频率计各模块的工作时序产生闸门信号Gate，锁存信号Latch以及清零信号Reset模块设计主要语句示例：

ifrising_edge(Bsignal)thenG1<=notG1;endif;iffalling_edge(bsignal)then G2<=notG1;endif;gate<=G1; latch<=G2;61测频控制器控制整个频率计各模块的工作时序模块设计主要62频率计数器单级计数器（十进制）计数器级联后模块设计62频率计数器单级计数器（十进制）计数器级联后模块设计63级联方式：同步级联和异步级联同步级联原理图：63级联方式：同步级联和异步级联同步级联原理图：64异步级联原理图：64异步级联原理图：65锁存器实现了对六位计数结果和溢出信号over的锁存功能模块设计65锁存器实现了对六位计数结果和溢出信号over的锁存功66设计方框图被测信号输入闸门计数器放大整形门控电路石英振荡器锁存器分频器闸门选择显示控制(包括显示译码和扫描控制)闸门选择开关GateOver被测频率显示GATECLEARLATCHdp1dp266设计方框图被测信号输入闸门计数器放大整形门控电路石英锁存67显示控制用频率1KHz的信号实现对六位已经锁存的计数结果的扫描输出

模块设计67显示控制用频率1KHz的信号实现对六位已经锁存的68七段译码小数点控制消隐dpse1se10se100Sel(2:0)led(6:0)Freq_value5(3:0)Freq_value0(3:0)Freq_value3(3:0)Freq_value1(3:0)Freq_value2(3:0)Freq_value4(3:0)数据选择Freq_value0(3:0)Freq_value1(3:0)Freq_value2(3:0)Freq_value3(3:0)Freq_value4(3:0)Freq_value5(3:0)计数器Clk_1khzdp1dp2hide显示控制电路组成：68七段小数点消隐dpse1se10se100Sel(2:0电子技术综合实验FPGA应用设计电子技术综合实验FPGA应用设计主要内容5.数字频率计综合设计3.智力抢答器综合设计4.加速度传感器的计步器

综合设计1.数字跑表综合设计2.交通灯控制器综合设计主要内容5.数字频率计综合设计3.智力抢答器综合设计4.加速71

数字跑表综合设计3数字跑表综合设计72指标1、跑表精度为0.01秒2、跑表计时范围为：1小时3、设置开始计时/停止计时、复位两个按钮4、显示工作方式：用六位BCD七段数码管显示读数。显示格式：扩展功能：按键消抖；选手时间分时显示

分秒0.01秒4指标1、跑表精度为0.01秒分秒73系统组成（基本要求）使能控制计数器石英振荡器分频器显示控制开始/停止按键时间显示复位按键5系统组成（基本要求）使能计石英分显示开始/停止按键时间复位74系统组成（扩展要求）消抖电路计数器石英振荡器分频器显示控制开始/复位按键时间显示选手到终点计时存/取按键数据锁存数据读取6系统组成（扩展要求）消抖计石英分显示开始/复位按键时间选手75内部模块计数器分频器扫描显示及译码控制开始/停止使能控制清零控制

7内部模块计数器分频器扫描显示及译码控制开始/停止使能控制清76提供的标准信号是48MHz

输出二个信号1KHz、100Hz分频器模块设计8提供的标准信号是48MHz分频器模块设计77基于计数器方法实现123

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2clkinclkout10个主要语句：ifclkin'eventandclkin='1'thenifcnt=5then cnt<=1; clkout<=notclkout; else cnt<=cnt+1; endif;endif;例ifclkin'eventandclkin='1'then ifcnt=10thencnt<=1; elsecnt<=cnt+1; endif; endif; endprocess; clkmid<=conv_std_logic_vector(cnt,4); clkout<=clkmid(3);分频器实现原理9基于计数器方法实现123451234512c78计数器单级计数器计数器级联后模块设计10计数器单级计数器计数器级联后模块设计79级联方式：同步级联和异步级联同步级联原理图：11级联方式：同步级联和异步级联同步级联原理图：80异步级联原理图：12异步级联原理图：81模块设计译码显示控制8位数码管采用动态扫描方式数码管为共阳数码管G13模块设计译码显示控制8位数码管采用动态扫描方式G数码管工作原理数码管工作原理83显示原理扫描计数CLK数据选择SEL(2:0)MH(3:0)ML(3:0)SH(3:0)SL(3:0)DS(3:0)CS(3:0)七段译码器SIG(3:0)SEG(6:0)G15显示原理扫描CLK数据SEL(2:0)MH(3:0)ML

交通灯控制器综合设计

交通灯控制器综合设计

设计一个十字路口的交通灯控制电路；东西方向车道和南北方向车道两条交叉道路上的车辆交替运行，每次通行时间都设为45秒，时间可设置修改；在绿灯转为红灯时，要求黄灯先亮5秒钟，才能变换运行车道；黄灯亮时，要求每秒闪亮一次；每一种灯亮的时间用数码管进行显示（采用倒计时法显示）。功能要求设计一个十字路口的交通灯控制电路；功能要求系统组成分频器到计时计数器信号灯转换器东西方向信号灯南北方向信号灯系统组成分频器到计时计数器信号灯转换器东西方向信号灯南北方向状态图状态图真值表真值表分频电路设计计数器设计状态转换器设计时间显示器设计内部模块分频电路设计内部模块90

智力抢答器综合设计22智力抢答器综合设计编号为1-6的选手在规定的时间内（10秒）按键抢答；抢中编号锁定显示，其他无效；主持按键控制清零和开始；选手抢中后在规定的时间内（30秒）答提;具有报警提示功能，分别提示抢答开始，有人抢答，抢答时间到，答题时间到。报警延时学号+500，单位ms；91基本功能编号为1-6的选手在规定的时间内（10秒）按键抢答；23基本92模块组成

编码锁存器抢答定时器答题定时器报警延迟器多路选择器扫描控制器24模块组成编码锁存器93可编程实现原理框图主持按键时钟选手按键编码锁存器抢答定时器显示输出报警器报警输出答题定时器扫描控制器多路选择器扫描输出25可编程实现原理框图主持时钟选手编码抢答显示报警器报警答题94模块设计编码锁存器

开始信号低电平有效选手按键为负触发选手编码输出为七段显示数码信号，共阳管。26模块设计编码锁存器开始信号低电平有效95编码锁存器内部流程1START抢答时间到编码器XS(5:0)锁存器Q_ZQ(6:0)S(6:0)QZ选手输入开始与清零抢中信号SJD_QD抢中选手号码选手号码27编码锁存器内部流程1START抢答时间到编XS(5:0)96编码锁存器内部流程2START时间到锁存编码XS(5:0)S(6:0)Q_Z选手输入开始与清零抢中信号SJD_QD抢中选手号码或28编码锁存器内部流程2START时间到锁XS(5:0)S(97模块设计抢答定时器

开始信号低电平有效系统时钟48MHz

计时5秒，输出数据数码管显示（共阳）29模块设计抢答定时器开始信号低电平有效98抢答定时器内部流程分频器CLK倒计数器1HzQ(4—0)STARTQZSJD_QD时间到主持人抢中时间数据48MHz七段译码器DOUT(6:0)30抢答定时器内部流程分CLK倒1HzQ(4—0)START99模块设计答题定时器

模块计时启动信号QZ，来自编码锁存的抢中信号系统时钟48MHz

计时10秒，输出数据数码管显示（共阳）31模块设计答题定时器模块计时启动信号QZ，来自编码锁存的100答提定时器内部流程分频器CLK倒计数器1HzQ(9—0)QZSJD_DT时间到抢中时间数据48MHz七段译码器SOUT(6:0)32答提定时器内部流程分CLK倒1HzQ(9—0)QZSJD101模块设计报警延迟器

系统时钟48MHz

报警源：start，qz，sjd_qd，sjd_dt。报警输出qz，每个源触发低电平有效，持续200ms33模块设计报警延迟器系统时钟48MHz102报警触发STARTQZ抢中SJD_QD抢答时间到B_J报警输出开始延迟计时器SJD_DT答题时间到CLK系统时钟48MHZBJ报警延迟器内部流程134报STARTQZ抢中SJD_QD抢答时间到B_J报警103报警延迟器内部流程2或与门报警输出BJQZSTART触发计数延时1SJD_QDSJD_DTBJ1BJ2BJ3BJ4触发计数延时2触发计数延时3触发计数延时4CLK35报警延迟器内部流程2或与门报警输出BJQZSTART触发104模块设计多路选择器

数据输入：抢中选手号码，抢答计时，答题计时，三个数据均是七段码信号。选择控制：来自扫描输出的两位信号。数据输出：数码管七位信号36模块设计多路选择器数据输入：抢中选手号码，抢答计时，答105模块设计扫描控制器

系统时钟48MHz

输出扫描频率控制在1KHZ—100KHZ左右。37模块设计扫描控制器系统时钟48MHz106扫描模块内部流程分频器CLK模8计数器48KHzS(2:0)48MHzCLK_100038扫描模块内部流程分CLK模48KHzS(2:0)48MH107系统图39系统图

加速度传感器计步器综合设计

加速度传感器计步器综合设计

（1）运用加速度传感器、放大电路以及基于555定时器的脉冲整形电路的相关原理，设计一个能够检测步频加速信号，并将步频加速信号转换成脉冲信号的步频脉冲产生电路。（2）在步频脉冲产生电路基础之上，设计基于FPGA的数字系统，完成对步频脉冲信号的计数及扫描显示。（3）传感电路输出脉冲高电平3V±0.5V。（4）步频计数范围0—99循环计数，用两个数码管扫描显示。任务与指标（1）运用加速度传感器、放大电路以及基于555定时器的脉冲整系统组成

传感电路（硬件）+计步器电路（HDL)系统组成传感电路（硬件）+计步器电路（HDL)加速度传感电路硬件设计原理图加速度传感电路硬件设计原理图加速度传感电路硬件设计PCB图加速度传感电路硬件设计PCB图加速度传感电路硬件设计元器件清单加速度传感电路硬件设计元器件清单

加速度传感电路硬件设计调试波形加速度传感电路硬件设计调试波形计步器功能FPGA程序设计系统模块组成计步器功能FPGA程序设计系统模块组成系统联合调试系统联合调试117

数字频率计综合设计49数字频率计综合设计功能指标1、被测输入信号：方波2、测试频率范围为：10Hz～100MHz3、量程分为三档：第一档：闸门时间为1S时，最大读数为999.999KHz第二档：闸门时间为0.1S时，最大读数为9999.99KHz第三档：闸门时间为0.01S时，最大读数为99999.9KHz4、显示工作方式：a、用六位BCD七段数码管显示读数。b、采用记忆显示方法c、实现对高位无意义零的消隐。功能指标1、被测输入信号：方波119频率的概念频率测量方法设计方框图模块设计设计分析51频率的概念设计分析120频率的概念

所谓“频率”，就是周期性信号在单位时间(1秒)内变化的次数。若在一定的时间间隔T内计数，计得某周期性信号的重复变化次数为N，则该信号的频率可表达为：

f=N/TTt52频率的概念所谓“频率”，就是周期性信号在121频率测量方法直接测量法

被测信号输入闸门计数器放大整形时基信号发生器门控电路②①③④⑤①②③④⑤T53频率测量方法直接测量法被测信号输入闸门计数器放大整形时122其中称为±1误差称为标准频率误差直接测量法误差54其中称为±1误差称为标准频率误差直接测量法误差123周期测量法

频率测量方法TC55周期测量法频率测量方法TC124周期测量法误差其中称为±1误差称为标准频率误差56周期测量法误差其中称为±1误差称为标准频率误125被测信号输入设计方框图闸门计数器放大整形门控电路石英振荡器锁存器分频器闸门选择扫描显示控制子系统(显示译码扫描控制)闸门选择开关GateOver被测频率显示GATECLEARLATCH57被测信号输入设计方框图闸门计数器放大整形门控电路石英锁存126FINGATELATCHCLEAR1秒测频时序关系58FINGATELATCHCLEAR1秒测频时序关系127分频