EDA 技术：第二章 大规模可编程逻辑器件

第二章大规模可编程逻辑器件

PLD简介

可编程逻辑器件的分类

CPLDFPGACPLD/FPGA的配置

CPLD/FPGA总结2.1

PLD简介基本PLD器件的原理结构图可编程逻辑器件的发展历程70年代80年代90年代PROM和PLA器件改进的PLA器件GAL器件FPGA器件EPLD器件CPLD器件内嵌复杂功能模块的SoPC

PLD的生产厂家众多，产品名称各异，分类方法多样。常见的PLD产品：PROM、EPROM、EEPROM、PLA、FPLA、PAL、GAL、CPLD、EPLD、EEPLD、HDPLD、FPGA、pLSI、

ispLSI、ispGAL、ispGDS等。2.2、可编程逻辑器件的分类低密度PLD：高密度PLD（HDPLD）：超过500门PLD低密度的PLD，如PLA、PROM、PAL、GAL高密度的PLD（HDPLD）1、根据器件密度分为：

FPGA（FieldProgrammableGatesArray）

CPLD（ComplexProgrammableLogicDevice）

FPGA：内部互连结构由多种长度不同的连线资源组成，每次布线的延迟可不同，属统计型结构。逻辑单元主体为由静态存储器（SRAM）构成的函数发生器，即查找表。通过查找表可实现逻辑函数功能。采用SRAM工艺。2、根据器件互连结构、逻辑单元结构分为：

CPLD：内部互连结构由固定长度的连线资源组成，布线的延迟确定，属确定型结构。逻辑单元主要由“与或阵列”构成。该结构来自于典型的PAL、GAL器件的结构。采用EEPROM工艺。

任意一个组合逻辑都可以用“与—或”表达式来描述，所以该“与—或阵列”结构能实现大量的组合逻辑功能。一次性编程：PROM、PAL重复可编程：紫外线擦除：数十次；

E2CMOS工艺：上千次；

SRAM结构：上万次3、从可编程特性分为:4、从编程元件分为:熔丝型开关；可编程低阻电路元件；EPROM；EEPROM；SRAM；2.3CPLD结构与工作原理(1)逻辑阵列块(LAB)-MAX7128S的结构2.3CPLD结构与工作原理

MAX7000系列的单个宏单元结构PRNCLRNENA逻辑阵列全局清零共享逻辑扩展项清零时钟清零选择寄存器旁路并行扩展项通往I/O模块通往PIA乘积项选择矩阵来自I/O引脚全局时钟QDEN来自PIA的36个信号快速输入选择2(2)宏单元2.3CPLD结构与工作原理(3)扩展乘积项共享扩展乘积项结构2.3CPLD结构与工作原理(4)可编程连线阵列(PIA)(5)不同的LAB通过在可编程连线阵列(PIA)上布线，以相互连接构成所需的逻辑。PIA信号布线到LAB的方式(6)I/O控制块EPM7128S器件的I/O控制块2.4FPGA结构与工作原理2.4.1查找表FPGA查找表单元内部结构FPGA查找表单元：一个N输入查找表(LUT，LookUpTable)可以实现N个输入变量的任何逻辑功能，如

N输入“与”、

N输入“异或”等。输入多于N个的函数、方程必须分开用几个查找表（LUT）实现输出查黑找盒表子输入1输入2输入3输入4基于查找表的结构模块

2.4.2FLEX10K系列器件FLEX10K内部结构...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCEABEAB嵌入式阵列块快速通道互连逻辑阵列块(LAB)逻辑单元(1)逻辑单元LELE(LC)结构图数据1Lab控制3LE输出进位链级联链查找表

(LUT)清零和预置逻辑时钟选择进位输入级联输入进位输出级联输出Lab控制1CLRNDQ数据2数据3数据4Lab控制2Lab控制4(2)逻辑阵列LAB是由一系列的相邻LE构成的FLEX10KLAB的结构图(3)快速通道(FastTrack)由一系列连续的水平和垂直布线通路贯穿整个器件(4)I/O单元与专用输入端口I/O单元结构图(5)嵌入式阵列块EAB是在输入、输出口上带有寄存器的RAM块，是由一系列的嵌入式RAM单元构成。用EAB构成不同结构的RAM和ROM输出时钟DRAM/ROM256x8512x41024x22048x1DDD写脉冲电路输出宽度8,4,2,1

数据宽度8,4,2,1地址宽度8,9,10,11写使能输入时钟EAB的大小灵活可变通过组合EAB可以构成更大的模块不需要额外的逻辑单元，不引入延迟，EAB可配置为深度达2048的存储器EAB的字长是可配置的256x8512x41024x22048x1256x8256x8512x4512x4256x16512x8EAB可以用来实现乘法器

VS非流水线结构,使用35个LE,速度为34MHz

流水线结构速度为100MHz,EAB8890MHz用EAB实现的流水线乘法器操作速度可达90MHz!实例:4x4乘法器+(6LE)+(6LE)+(7LE)8LELELELELELELELELELELELELELELELEFPGA/CPLD多电压兼容系统内核电压3.3V、2.5V或1.8V接受2.5V、3.3V或者5.0V输入输出电位标准Vccio2.5CPLD和FPGA的编程和配置10芯下载口接口各引脚信号名称此接口既可作编程下载口，也可作JTAG接口ALTERA的ByteBlaster（MV）下载接口FPGA/CPLD配置方式CPLDISP－－InSystemProgrammabilityFPGA的配置方式：使用配置器件:使用EPC2，EPC1等配置器件进行管理被动串行模式（PS）:利用串行同步微控制器接口进行配置被动并行同步模式（PPS）:利用并行同步微控制器接口进行配置被动并行异步模式（PPA）:利用并行异步微控制器接口进行配置被动串行异步模式（PSA）:利用串行异步微控制器接口进行配置JTAG方式：利用IEEE.1149.1(JTAG)脚进行配置2.6.1FPGA/CPLD的ISP方式编程

单个CPLD编程下载连接图TCK、TDO、TMS、TDI为CPLD的JTAG口对CPLD编程多CPLD芯片ISP编程连接方式ISP功能提高设计和应用的灵活性减少对器件的触摸和损伤不计较器件的封装形式允许一般的存储样机制造方便支持生产和测试流程中的修改允许现场硬件升级迅速方便地提升功能未编程前先焊接安装系统内编程--ISP在系统现场重编程修改FPGA的配置电路原理图OTP配置器件：EPC1441、EPC1、EPC2等

FPGA配置器件用专用配置器件配置FPGADCLK

nCSnINIT_CONFOEDATA

PC机FPGAEPC2配置芯片配置电路和JTAG编程端口DCLKCONF_DONEnCONFIGnSTATUSDATA0TCKTMSTDOTDITCKTMSTDOTDI配置

编程利用FLASH结构的EPC2为FPGA作配置使用单片机配置FPGA（PPS）MCU用PPS模式配置FPGA电路MCU用PPS模式配置多个FPGA电路用89C52进行配置实验单片机和EPROM配置FPGA电路设计

根据前面的叙述设计一个可对EPF10K20配置的电路，其中的配置文件存储器可以用EPROM(如27C512)担任，配置控制器用EPM7128S或89C51来担任，要求EPROM能放置4个配置文件，由CPLD或单片机通过控制EPROM地址线的方式，根据接受命令的方式对FPGA配置不同的配置文件。注：本实验可作为一个毕业设计项目。2.6CPLD与FPGA总结CPLDFPGA内部结构Product－termLook－upTable程序存储内部EEPROMSRAM，外挂EEPROM资源类型组合电路资源丰富触发器资源丰富集成度低高使用场合完成控制逻辑能完成比较复杂的算法速度慢快其他资源－EAB，锁相环保密性可加密一般不能保密1、FPGA采用SRAM进行功能配置，可重复编程，但系统掉电后，SRAM中的数据丢失。因此，需在FPGA外加EPROM，将配置数据写入其中，系统每次上电自动将数据引入SRAM中。CPLD器件一般采用EEPROM存储技术，可重复编程，并且系统掉电后，EEPROM中的数据不会丢失，适于数据的保密。CPLD与FPGA的区别2、FPGA器件含有丰富的触发器资源，易于实现时序逻辑，如果要求实现较复杂的组合电路则需要几个CLB结合起来实现。CPLD的与或阵列结构，使其适于实现大规模的组合功能，但触发器资源相对较少。3、FPGA为细粒度结构，CPLD为粗粒度结构。FPGA内部有丰富连线资源，CLB分块较小，芯片的利用率较高。CPLD的宏单元的与或阵列较大，通常不能完全被应用，且宏单元之间主要通过高速数据通道连接，其容量有限，限制了器件的灵活布线，因此CPLD利用率较FPGA器件低。CPLD与FPGA的区别4、FPGA为非连续式布线，CPLD为连续式布线。FPGA器件