数字电子技术基础第六章

6时序逻辑电路的分析和设计6.1时序逻辑电路的基本概念6.2时序逻辑电路的分析6.3同步时序逻辑电路的设计6.4若干典型的时序逻辑电路6时序逻辑电路的分析和设计教学基本要求2、熟练掌握时序逻辑电路的分析方法1、熟练掌握时序逻辑电路的描述方式3、熟练掌握时序逻辑电路的设计方法4、熟练掌握二、十进制计数器的组成、逻辑功能及工作原理。5、掌握典型中规模集成计数器的逻辑功能及应用。6、掌握中规模集成移位寄存器的逻辑功能及其应用。概述逻辑电路可分为两大类：1、组合电路：2、时序电路：由若干逻辑门组成，电路不具记忆能力。电路的输出仅仅与当时的输入有关。存储电路，因而具有记忆能力。电路的输出不仅与当时的输入有关，而且还与电路原来的状态有关。时序逻辑电路是数字逻辑电路的重要组成部分。延迟元件或触发器6.1时序逻辑电路的基本概念6.1.1时序逻辑电路的结构组合电路存储电路Z1ZjY1YrQ1QrX1Xi输入信号输出信号存储电路的输入输出状态逻辑电路中存在反馈，时序电路的输出由电路的输入和电路原来的状态共同决定。逻辑关系方程：X(X1，…Xi)Q(Q1，…Qr)Y(Y1，…Yr)Z(Z1，…Zj)Z＝F1(X，Qn)

输出方程 Y＝F2(X，Qn)

驱动方程Qn+1＝F3(Y，Qn)

状态方程各信号之间的逻辑关系方程组：6.1.2时序逻辑电路的分类1、从控制时序状态的脉冲源来分：时序电路同步：异步：存储电路里所有触发器有一个统一的时钟源没有统一的时钟脉冲2、从输出信号的特点分：同步时序电路莫尔型：米里型：Z=F1[X,Qn] Z=F1[Qn] 6.1.3时序电路的四种描述方法Z＝F1(X，Qn)

输出方程 Y＝F2(X，Qn)

驱动方程Qn+1＝F3(Y，Qn)

状态方程1.逻辑方程式时序电路功能的四种描述方法：逻辑方程式、状态转换表、状态图和时序图

。2、状态转换表现态次态／输出X=0X=10000/001/00101/010/01010/011/11111/000/03.状态图000110111/11/01/0X/Y1/00/00/00/00/04、时序图00010001011100001111000111010100能直观地描述电路输入信号、输出信号及电路状态在时间上的对应关系。四种描述方式是可以相互转换的。6.2时序逻辑电路路的分析6.2.1分析时序逻辑辑电路的一般般步骤:1.确定电路的输输入、输出信信号、触发器器的类型等6.综合分析，用用文字描述电电路的逻辑功功能;2.根据时序逻辑辑电路写出各各触发器的驱驱动方程3.将每个触发器器的驱动方程程代入其特性性方程中，得得出其状态方方程;4.写出时序电路路的输出方程程;5.列出状态转换换表或画出状状态图和波形形图。6.2.2同步时序逻辑辑电路的分析析举例例6.2.1试分析图6.2.1所示时序电路路的逻辑功能能。Y与输入X无关，电路是是莫尔型同步步时序电路。。解：1.了解电路组成成。输入信号输出信号＞1JC11K＞1JC11KJ1=K1=13.求出电路状态态方程。2.写出各触发器器的驱动方程程和输出方程程。4.列出其状态转转换表，画出出状态转换图图和波形图。。X=0X=10001/011/00110/000/01011/001/01100/110/1状态转换表电路状态图X=0X=10001/011/00110/000/01011/001/01100/110/1画出波形图X=0X=10001/011/00110/000/01011/001/01100/110/1波形可以根据据状态转换表表、状态转换换图或方程画画出。5.确定逻辑功能能X=0时，电路进行行加1计数。可逆计数器X=1时，电路进行行减1计数。Y可理解为进位位或借位端。。分析下图所示示同步时序逻逻辑电路，试试画出在CP时钟脉冲信号号作用下，电电路L1-L4的波形图，并并确定电路逻逻辑功能。（（设各触发器器初态均为0）＞1JC11K解：1.了解电路组成成。输入信号输出信号＞1JC11K＞1JC11K2.写出各触发器器的驱动方程程。输出与输入无无关*例2莫尔型同步时时序电路。6.2.2同步时序逻辑辑电路的分析析举例（续））3.求出电路状态态方程4.求输出方程5.列出其状态转转换表，画出出状态转换图图和波形图状态转换表现态次态/输出信号000

001/1110001

010/1101010

011/1011011

100/0111100

000/1110101

011/1101110

010/1011111

001/0111画出状态图现态次态/输出信号000

001/1110001

010/1101010

011/1011011

100/0111100

000/1110101

011/1101110

010/1011111

001/0111波形图（略））本本电路为5进制加法计数数器6.电路自启动能能力的确定本电路具有自自启动能力。。在异步时序逻逻辑电路中，，由于没有统统一的时钟脉脉冲，分析时时必须注意，，触发器只有有在加到触发发器器CP端上的信号有有效时，才有有可能改变状状态。否则，，触发器将保保持原有状态态。因此，在考虑各触发发器状态转换换时，必须同同时考虑驱动信号和CP端情况，即根据各触触发器时钟CP的逻辑表达式式及触发方式式，确定各CP端是否有触发发信号作用，，有触发器信信号作用，触触发器状态改改变，否则触触发器保持原原态。6.2.3.异步时序逻辑辑电路的分析析举例例：分析下图图逻辑电路。。解：电路中，，FF1的时钟CP1未与时钟源CP相连，属异步步时序电路。。⑴写各逻辑辑方程式：①各触发器器的时钟信号逻辑辑方程：FF0：CP0＝CP，上升沿触发发；FF1：CP1＝Q0，仅当Q0由0→1时，Q1状态才可能改改变，否则Q1状态保持。②输出方程：。③驱动方程程：⑵各驱动器器的状态方方程：（CP由0→1时此式有效））（Q0由0→1时此式有效）⑶列状态表表、画状态图图和时序图①状态表：（方法同同同步时序电路路，但应注意意各触发器CP端的情况，即即是否有上升升沿作用。因因此，可在状状态表中分别别列出各触发发器CP的状况，无上上升沿作用时时CP用0表示）②状态图：：③时序图：⑷逻辑功能能分析由状态图和时时序图知，电电路是一个异异步四进制减减法计数器，，Z是借位信号。。也可以把该该电路看作一一个序列信号号发生器。输输出序列脉冲冲信号Z的重复周期为为4TCP，脉宽为1TCP。*例2分析如图所示示异步时序逻逻辑电路，画画出电路状态态图和波形图图。解(1)写出电路方程程式①时钟方程程②驱动方程程D2=Q0Q1D2=Q0Q1(2)求电路状态方方程(3)列电路状态转转换真值表CP2D2CP1D1CP0D00000011001001010010010000101101110010010000100001010100101100000010111100100D2=Q0Q1CP2D2CP1D1CP0D00000011001001010010010000101101110010010000100001010100101100000010111100100(3)列电路状态转转换真值表D2=Q0Q1(4)画出状态图和和波形图Q2nQ1nQ0nQ2n+1Q1n+1Q0n+1000001001010010011011100100000101010110010111100该电路为五进进制计数器6.3时序逻辑电路路的设计方法法例1、设计一个110序列检测器，，当电路测试试到该序列时时输出为“1”，否则为“0”。6.3.2同步时序逻辑辑电路设计X：0101100111011001010110…X：0101100111001001010110…Z：0000010000100000000001…解：1、根据给定的逻逻辑功能确定定列出原始状状态转换图；；由题意，该电电路有一个输输入、一个输输出。设输入入信号为X，输出为Z。电路在连续收收到信号110时，输出为1，其他情况输输出为0，因此要求该电电路能记忆收收到输入为0、收到一个1、连续收到两个1、连续收到110后的状态，由由此可见，该该电路应有4个状态。S0：输入为0时电路状态（（初始状态））；S1：收到一个1时的状态；S2：连续收到两两个1时的状态；S3：连续收到110时的状态。状态转换情况况：原始状态图如如图所示:状态化简：S0和S3是等价状态：：当输入X=0时，输出Z都为0，且次态转向S0；当输入X=1时，输出Z都为0，且次态转向向S1合并S0、S3为S0.得简化状态图图：3.状态编码、确确定状态表：：SQ1Q0

S000S101S2112.选择触发器：：选用JK触发器，个数数为2个。4.确定2个触发器的驱驱动方程及电电路的输出方方程：⑴由JK触发器的功能能表或状态转转移图列激励励表（驱动表表）：激励表Qn

Qn+1J

K000×011×10×111×0

功能表JKQnQn+1

000101010100100111110110⑵根据状态态表和激励表表，画各触发发器驱动信号号及电路输出出信号的真值值表。激励表Qn

Qn+1J

K000×011×10×111×0⑶利用卡洛洛图化简各触触发器J、K端和电路输出出端Z的逻辑表达式，得各各触发器的驱驱动方程及电电路的输出方方程。得激励方程输输出方程:5.画逻辑电路、、检查自启动动。当电路进入无无效状态10后，由触发器器驱动方程和和输出方程知知：⑴若X=0，则次态为00；若X=1，则次态为11。这两种次态态均为有效状状态，电路能能自动进入有有效序列；⑵但从输出出上看，若电电路在无效状状态10，当X=0时，Z=1，这是错误的的。为了消除除这个错误，，需对输出方方程作适当修修改，将输出信号卡卡洛图中的无无关项不包含含在圈内，则输出方程变变为同时修改电路路。⑶电路无自自启动能力的的处理方法：：在驱动信号的的卡洛图包围围圈内，对无无效状态的处处理作适当修修改，，即原来取1画入包围圈的的，可试改为为取0而不画入包围围圈，或者相相反。得到新的驱动动方程和逻辑辑图，在检查查其自启动能能力，直到能够自启启动为止。（2）用D触发器实现例2据题意可直接接由波形图画画出电路状态态图。解：(1)确定触发器的的类型和个数数选择3个上升沿触发发的JK触发器。试设设计计一一个个同同步步时时序序电电路路，，要要求求电电路路中中触触发发器器Q0、Q1、Q2及输输出出Y端的的信信号号与与CP时钟钟脉脉冲冲信信号号波波形形满满足足下下图图所所示示的的时时序序关关系系。。(2)写出出电电路路的的状状态态方方程程、、驱驱动动方方程程和和输输出出方方程程求状状态态方方程程：：Q2nQ1nQ0nQ2n+1Q1n+1Q0n+1

Y00000100010100010011001110001000001求驱驱动动方方程程：：K0=1J1=Q0n(3)画出出逻逻辑辑图图K2=1K1=Q0n（4）检检查查自自启启动动能能力力Q2nQ1nQ0nQ2n+1Q1n+1Q0n+1

Y00000100010100010011001110001000001无效效状状态态101010111001011110001修改改输输出出方方程程：：电路路的的输输出出Y有错错！！000检查查自自启启动动能能力力电路路具具备备自自启启动动能能力力修改改后后的的逻逻辑辑图图常用用的的时时序序逻逻辑辑功功能能器器件件主主要要有有两两种种：：计数数器器存放放二进进制制数数，，传传输输二二进进制制信信息息，，即即代代码码的的寄寄存存、、移移位位、、传传输输。。统计计时时钟钟脉脉冲冲的的个个数数（数数数数、、计计数数）），，分分频频、、定定时时、、产产生生节节拍拍脉脉冲冲。。寄存存器器6.5若干干典典型型的的时时序序逻逻辑辑集集成成电电路路计数数器器的的分分类类同步步6.5.1计数数器器按数数值值增增减减趋趋势势加计计数数器器UpCounter减计计数数器器DownCounter可逆逆计计数数器器Up/DownCounter按FF状态态更更新新时时刻刻异步步--所有有FF的状态态同时时更新新，共共用一一个CP--所有FF的状态态不同同时更更新，，不共共用一一个CP按状态态变量量使用用的编编码二进制制计数数器Binary二-十进制制计数数器BCDN进制计计数器器Another6.5.1计数数器器6.5.1.1二进制制计数数器驱动方方程:状态方方程:1.二进制制异步步加计计数器器(分析)图7.1.1计数顺序电路状态

Q2Q1Q0进位

C000001001020100301104100051010611007111180000000111111011110101101001100110011010010100001000次态现态状态转转换表表状态转转换图图图7.1.21.二进制制异步步加计计数器器(CP由01时，此此式有有效)(Q0由10时，此此式有有效)(Q1由10时，此此式有有效)1.二进制制异步步加计计数器器(分析)CPQ0Q1Q21tpd2tpd3tpd时序图图说明:计数脉脉冲的的最小小周期期Tmin=ntpd。248图7.1.3计数器器也可可作为为分频频器。异步计计数器器工作作速度度慢。2.二进制制同步步计数数器(分析)为了提提高计计数速速度，，我们们将CP脉冲同同时接接到全全部FF，使FF的状态态变换换与CP脉冲同同步。。这种种方式式的计计数器器称为为同步步计数数器。。⑴同同步二二进制制加计计数器器驱动方方程:状态方方程:输出方方程:C=Q2nQ1nQ0n2.二进制制同步步计数数器(分析)⑴二二进进制同同步加加计数数器计数顺序电路状态

Q2Q1Q0进位

C000001001020100301104100051010611007111180000状态转转换表表C=Q2nQ1nQ0n⑴二二进进制同同步加加计数数器(分析)状态转转换图图时序图图电路完完成的的功能能：此电路路为8进制计计数器器。3个触发发器受受同一一个时时钟信信号CP的控制制，3个触发发器的的翻转转是同同时进进行的的，都都比CP的作用用时间间滞后后一个个tpd，因此，，其工工作速速度一一般比比异步步计数数器的的高。。⑴二二进进制同同步加加计数数器(分析)3位二进进制减减计数数器状状态图图状态表表B00011111111100110101010110001000110011010001000100010000选用3个下降降沿触触发的的边沿JK触发器器组成成电路路(2)二进制制同步步减计计数器器(设计)状态表表B00011111111100110101010110001000110011010001000100010000求状态态方程程:(2)二进制制同步步减计计数器器(设计)（画各各触发发器的的次态态卡诺诺图））画逻辑辑电路路图:(2)二进制制同步步减计计数器器(设计)(3)二进制制同步步可逆逆计数数器(1)列出状状态表表和驱驱动表表如表表7.1.2。6.5.1.2非二进进制计计数器器例7.1.1用D触发器器设计计一个个8421码十进进制同同步加加计数数器。计数顺序现态次态驱动信号D3D2D1D000000000100011000100100010200100011001130011010001004010001010101501010110011060110011101117011110001000810001001100191001000000001010××××××××1111××××××××…解：各触发发器的的驱动动方程程:(2)画出卡卡诺图图，求求出D触发器器的驱驱动方方程：：(3)画出逻逻辑电电路图图该电路路能够够自启启动。。(4)画出完完整的的状态态图，，检查查设计计的计计数器器能否否自启启动。。6.5.1.3集成计计数器器CP脉冲引入方式型号计数模式清零方式预置数方式同步741614位二进制加法异步(低电平)同步74HC1614位二进制加法异步(低电平)同步74HCT1614位二进制加法异步(低电平)同步74LS191单时钟4位二进制可逆无异步74LS193双时钟4位二进制可逆异步(高电平)异步74160十进制加法异步(低电平)同步74LS190单时钟十进制可逆无异步异步74LS293双时钟4位二进制加法异步无74LS2902-5-10进制加法异步异步几种常常用的的集成成电路路计数数器，，见表表7.1.3。1.集成计计数器器74161（4位二进进制同同步加加计数数器））（1）74161的功能能RCO=ETQAQBQCQD表7.1.474161逻辑功功能表表保持×ABCDDCBA××LH××××××××LQAQBQCQDDCBACPETEPLDRD输出预置数据输入时钟使能预置LLLLXXXX×LHH保持×XXXXLXHH计数XXXXHHHH清零异步清清零同步并并行预预置数数据保持原原有状状态不不变计数QDQCQBQA＝0QDQCQBQA＝DCBAQDQCQBQA＝QDQCQBQACP每来一一个上上升沿沿，计计数器器的值值增1。74161的时序序图设法跳跳过169=7个状态态11CP&1例7.1.2用74161构成九九进制制加计计数器器。（2）74161的应用用CPQDQCQBQA000001000120010……….8100091001………151111(1)利用异异步清清零引引脚(1)反馈清清零法法设法跳跳过169=7个状态态CPQDQCQBQA000001000120010……….8100091001………151111例7.1.2用74161构成九九进制制加计计数器器。(2)利用同同步置置数引引脚:采用前前九种种状态态(2)反馈置置数法法:(2)反馈置置数法法:采用后后九种种状态态例7.1.2用74161构成九九进制制加计计数器器。CPQDQCQBQA000001000120010……….701118100091001………15111112345678910波形图图：分析下下图所所示的的时序序逻辑辑电路路，试试画出出其状状态图图和在在CP脉冲作作用下下Q3、Q2、Q1、Q0的波形形，并并指出出计数数器的的模是是多少少？（（选讲讲）M=12*例例7.1.3用74HCT161组成256进制计计数器器。解：因为1片74HCT161只能构构成16进制计计数器器，而而256=16××16，所以要用用两片74HCT161才能构成此此计数器。。先将两片74HCT161均接成十六六进制计数数器，然后后将两片级级联起来，，让两个芯芯片协同工工作即可。。片与片之间间的连接通通常有两种种方式：并行进位(低位片的进进位信号作作为高位片片的使能信信号)串行进位(低位片的进进位信号作作为高位片片的时钟脉脉冲，即异异步计数方方式)解题分析1N=16×16=256计数状态:00000000～11111111串行进位：：低位片的进进位作为高高位片的时时钟CP1111+0001并行进位：：低位片的进进位作为高高位片的使使能用集成计数数器构成任任意进制计计数器小结结N<M的情况：：已有的集成成计数器是是M进制，需组组成的是N进制计数器器具体实现的的方法：反馈清零法法反馈置数法法利用清零输输入端，使使电路计数数到某状态态时产生清清零操作，，清除M–N个状态实现现N进制计数器器。利用计数器器的置数功功能，通过过给计数器器重复置入入某个数码码的方法减减少(M–N)个独立状态态，实现N进制计数器器的。N>M的情况（1）串行进位位方式：（2）并行进位位方式：----采用多片M进制计数器器构成。按芯片连接接方式可分分为：构成异步计计数器构成同步计计数器减计数××××HHL加计数××××HHLDCBADCBA××LLLLLL×××××××HQDQCQBQADCBACPDCPULDRD输出预置数据输入时钟预置清零异步清零：：异步预置数数：2.双时钟4位二进制同同步可逆计计数器74LS193同步加计数数：同步减计数数：RD=1RD=0,LD=0RD=0,LD=1,CPD=1RD=0,LD=1,CPU=13.异步十进制制计数器——74LS290图7.1.14（1）74LS290的功能时钟输入端直接置9端直接清零端输出端图7.1.143.异步十进制制计数器——74LS290（1）74LS290的功能二进制计数数器CPAQA五进制计数数器CPBQDQCQB008421BCD码十进制计数器CPAQDQCQBQA

3.异步十进制制计数器——74LS290时钟输入端直接清零端端直接置9端二进制计数数器五进制计数数器十进制计数数器3.异步十进制制计数器——74LS29074LS290的功能表计数L×L×计数×LL×计数L××L计数×L×LHLLH×HH××LLLL×L×HHLLLL××LHHQDQCQBQACPR9(2)R9(1)R0(2)R0(1)输出时钟置位输入复位输入在计数或清清零时，均均要求R9(1)和R9(2)中至少一个个必须为0。只有在R0(1)和R0(2)同时为1时，才能清清零。（2）74LS290的应用例7.1.4用两片74LS290组成二十四四进制计数数器。00100100计数状态:00000000～00100011(00100100)0000

0000整体反馈清清零方式图7.1.19（2）74LS290的应用(二十四进制制计数译码码显示电路路)图7.1.20数字电子钟钟是一种直直接用数字字显示时间间的计时装装置。一般般由晶体振振荡器、分分频器、计计数器、译译码器、显显示器、校校时电路和和电源等部部分组成。数字电子钟钟的组成{end}6.5.2寄存器和移移位寄存器器6.5.2.1寄存器6.5.2.2移位寄存器器6.5.2.3集成移位寄寄存器74194移位寄存器器的工作原原理双向移位寄寄存器寄存器是用用来存储二二进制代码码的电路。。它的主要要组成部分分是触发器器。一个触发器器能存储1位二进制代代码，要存存储n位二进制代代码，就需需要用n个触发器，，所以寄存存器实际上上是若干触触发器的集集合。6.5.2.1寄存器—74LS1756.5.2.1多位寄存器器—74LS175保持××××HH1D2D3D4D4D3D2D1DHLLLL×××××L

1Q2Q3Q4Q4D3D2D1DCPRD输出输入保持××××LH表7.2.174LS175的功能表6.5.2.2移位寄存器器把若干个触触发器串接接起来，就就可以构成成一个移位位寄存器。。图7.2.2串行数据输输入端串行数据输输出端并行数据输出端1.单向移位寄寄存器（串串入/串出、并出出、右移））6.5.2.2移位寄存器器D2=Q1D1=Q0D3=Q2D0=DIQ0n+1=DQ1n+1=Q0Q2n+1=Q1Q3n+1=Q2Qn+1=DD触发器的特特性方程驱动方程：：次态方程：：工作原理：：设DI=Q3Q2Q1Q0=1101101101101100100000004个CP后，输入端端的数据““1011””，串行送入入寄存器，，并行输出出；再经过过4个CP，串行输出出（数码移移出寄存器器）。FF0FF1FF2FF3CR=01CP后12CP后13CP后04CP后11101图7.2.3时序图D3D2D1D0D3D3D3D3123456789D2D2D1D2D1D0D2D1D0D1D0D0再经过4个CP后，从DI端串行输入入的数据从