流水灯实验报告

PAGEPAGE8扬州大学广陵学院课程设计报告设计题目：流水灯设计姓名：zty学号：100036137班级：微电81001时间：2013年7月4日目录设计任务与要求…………3实验目的…………….…..3实验思路…………….…..31系统逻辑设计……...…32源程序代码………..…3⑴LED流水灯控制模块………………….4⑵分频器…………………5⑶四位选择器…………….5⑷六位计数器…………..6⑸2位计数器…………...63实验原理调用……….74仿真结果与分析…………….……….7心得体会……………..….8一．设计任务与要求随着大规模集成电路技术和EDA技术的迅速发展，使得数字系统的硬件设计如同软件设计那样方便快捷，而VerilogHDL是当前应用最广泛的并成为IEEE标准的一种硬件描述语言。VerilogHDL是在C语言的基础上演化而来，具有结构清晰、文法简明、功能强大、高速模拟和多库支持等优点。此次课程设计通过使用VerilogHDL硬件描述语言设计了一个程序，使得流水灯可以根据自己所期望的方式点亮，并能在、MAX+plusⅡ进行仿真测试，得出出仿真结果。通过课程设计深入理解VHDL语言的精髓，加深对数字电路和VHDL基本单元的理解，理论联系实际，提高设计能力，提高分析、解决计算机技术实际问题的独立工作能力。二、实验目的1、熟悉利用MAX+plusⅡ开发数字电路的基本流程和MAX+plusⅡ软件的相关操作。2、掌握基本的设计思路、软件环境参数配置和仿真。3、了解VerilogHDL语言设计或原理图设计方法。4、通过本知识点的学习，了解流水灯的工作原理，掌握其逻辑功能设计方法。三、实验思路根据时钟信号的脉冲输入，我们以改变每个LED点亮状态的保持的时间来改变LED的变换间隔时间，根据LED的循环点亮和时间间隔的改变设计成为一个直观的LED流水灯自动循环系统，由此思路我们就可以很容易的着手流水灯控制程序的设计。系统逻辑设计：根据以上的设计要求，运用模块化的设计思路，我们在MAX+plusⅡ软件系统中设计了LED流水灯控制模块、分频器模块、4位选择器、6位计数器、2位计数器，并通过各个模块程序之间的端口合理连接和协调，成功设计出LED流水灯灯控制电路，得到逻辑结构原理图，即为整个流水灯控制电路的逻辑结构。使用VerilogHDL语言设计相应的模块。源程序代码：⑴LED流水灯控制模块控制流水灯闪烁方案。moduleLED(a,led);input[5:0]a;output[7:0]led;reg[7:0]led;always@(a)begincase(a)0:led<=8'b11111110;1:led<=8'b11111101;2:led<=8'b11111011;3:led<=8'b11110111;4:led<=8'b11101111;5:led<=8'b11011111;6:led<=8'b10111111;7:led<=8'b01111111;8:led<=8'b00111111;9:led<=8'b10011111;10:led<=8'b11001111;11:led<=8'b11100111;12:led<=8'b11110011;13:led<=8'b11111001;14:led<=8'b11111100;15:led<=8'b11111010;16:led<=8'b00011111;17:led<=8'b11000111;18:led<=8'b11110001;19:led<=8'b11111000;20:led<=8'b11110010;21:led<=8'b00111011;22:led<=8'b00101111;23:led<=8'b10111100;24:led<=8'b00001111;25:led<=8'b10000111;26:led<=8'b11000011;27:led<=8'b11100001;28:led<=8'b11110000;29:led<=8'b10111000;30:led<=8'b11101000;31:led<=8'b00011101;32:led<=8'b00000111;33:led<=8'b10000011;34:led<=8'b11000001;35:led<=8'b11100000;36:led<=8'b01110000;37:led<=8'b00111000;38:led<=8'b11001000;39:led<=8'b00010101;default:led<=8'b00000000;endcaseendendmodule转化成symbol文件⑵分频器分频器可以用四位计数器替代。4位选择器选择不同的计数时，就会实验分频器的功能。modulecounter4(q,clk);output[3:0]q;inputclk;reg[3:0]q;always@(negedgeclk)beginq<=q+1;endendmodule转化成symbol文件⑶四选一选择器用来选择分频器不同时钟信号来控制流水灯亮暗速度。modulelx(cg,clk,sel);input[3:0]cg;input[1:0]sel;outputclk;regclk;always@(cgorsel)case(sel)2'b00:clk<=cg[0];2'b01:clk<=cg[1];2'b10:clk<=cg[2];2'b11:clk<=cg[3];default:clk<=2'bx;endcaseendmodule转化成symbol文件⑷六位计数器六位计数器的输出来控制彩灯亮暗顺序一次执行modulecounter6(q,clk,cout);output[5:0]q;outputcout;regcout;inputclk;reg[5:0]q;always@(posedgeclk)beginif(q==63)begincout<=1;q<=0;endelsebeginq<=q+1;cout<=0;endendendmodule转化成symbol文件⑸2位计数器6位计数器进位输出是2位计数器输入，2位计数器输出，用来反馈给选择器，选择不同时钟信号。modulecounter2(q,clk);output[1:0]q;inputclk;reg[1:0]q;always@(negedgeclk)beginq<=q+1;endendmodule转化成symbol文件文本式顶层文件调用moduleled8(a,e);inputa;output[7:0]e;rege;LEDa1(q,e);Counter6a2(q,clk,cout);Lxa3(cg,clk,sel);Counter4a4(q,clk);Counter2a5(q,clk);endmodule原理顶层文件图仿真结果与分析从仿真结果中可以看出每一次波形过来时八盏彩灯亮的顺序和控制电路顺序一样，共设计四十种情况,当这四十种情况依次按照控制电路设计顺序亮结束时，剩余二十四种情况全部为熄灭，六十四种全部亮结束时再依次重复上面的顺序。四、心得体会通过本次课程设计，我基本对VerilogHDL的设计流程有了入门的了解和认识，在课堂之外进一步加深了对半定制课程各知识点的学习和以及MAX+plusⅡ软件开发平台的操作。也深深地感受到，工科的学习是来不得半点虚伪的，