cadence视频教程-其他网上allegro约束规则设置

约束PCBDRCAllegroPCB首先，需要认识一下，AllegroPCBPCBSetup/Constraints/ConstraintManager弹出AllegroConstraintManager框，如下图。约束管理器是Cadence系统提供的规则设置系统，主要有菜单栏、工具击，在弹出令菜单中，可以进行任意操作。（XNet（ECSet（PCSetElectricalObjects/Create/ElectricalCSet1SignalIntegrity电气属性设置（ElectricalProperties）包括下列内容的设置：Frequency；Period；DutycycleJitterCycletomeasure；Offset表示补偿值；BitPattern反射属性设置（Reflection）Overshoot；Noisemargin失真属性（EdgeDistortions）Switch表示第一个波形的转换设置。初始串扰设置（EstimatedXtalk）ActivewindowSensitive表示网络处于稳态和易受干扰的状态窗口；Ignorenets表示计算串扰时可忽略的网络；Xtalkmax栏表示网络允许最大窜扰值；Peakxtalkmax仿真串扰设置（SimulatedXtalk）同步开关噪声设置（SSN）MaxSSNPowerbusnameGroundbusnameActualMargin2、选择时序规则设置（Timing转换延时（MinFirstSwitch）和最后的建立延时（MaxFinalSettle，通过仿真对实际值和约束值进行比较，可得出裕量值；Setup/Hold3、电气走线规则设置（Routing连线规则设置（Wiring）包括以下内容设置：Topology拓扑结构，有菊花链、星形等结构；Stublength度；Exposedlength；ParallelLayerSets制（ViaCount）和过孔尺寸是否符合要求（MatchVias阻抗设置（Impedance）包括以下内容设置：Single-lineImpedance走线最大/最小传输延时设置（Min/MaxPropagationDelay）包括以下内容设置：PinPairs，Longest/ShortestPinPairLongest/ShortestDriver/Receiver引脚对最大延时赋予最长驱动/接收端引脚对；AllDrivers/AllReceivers表示将最大、最小延时约束赋予所有的驱动/接收端引脚对。PropDelay走线的最大和最小长度设置（TotalEtchLength：用以设置走线最差分对走线设置（DifferentialPair）包括以下内容设置：UncoupledlengthGatherControlIgnoreIncludePhasetoleranceMinCouplingParametersPrimarywidth想线宽，PrimarygapNeckwidth最小线宽，Neckgap，Tolerance相对延时设置（RelativePropagationDelay）包括以下内容设置：PhysicalObjects/Create/PhysicalCSetVias，BBViaStagger，AllowViasEditViaList框，则可以对每个网络进行相应的过孔设置选择正确的过孔焊盘，如工作也需要设置安全距离，间距规则设置界面如下图。SpacingObjects/Create/SpacingCSet112、在PCB设计界面中，执行Shape/Rectangle命令，在Options框中选择Constr