第六章存储器和可编程逻辑器件

第六章存储器和可编程逻辑器件

6.1寄存器寄存器能暂时存放二进制代码,在数字系统中,寄存器常用来暂存中间运算结果和指令.

一、代码寄存器

由维持阻塞D触发器组成的4位数码寄存器。

是异步置0输入端（低电平有效）D0～D3为并行数码输入端，CP为时钟脉冲,

Q0～Q3为并行数码输出端4位数码寄存器二、移位寄存器具有存放数码和使数码逐位右移或左移的电路称作移位寄存器，又称移存器。移位寄存器又分为单向移位寄存器和双向移位寄存器。

逻辑功能分析：①异步置0端时，置0。②同步并行置数：D0～D3为4个输入数码，当CP上升沿到达时，D0～D3被并行置入，

Q3Q2Q1Q0=D3D2D1D0③在时，保持不变。1．单向移位寄存器

由D触发器组成的单向移位寄存器（a）右移位寄存器（b）左移位寄存器㈠下图（a）为由4个维持阻塞D触发器组成的4位右移位寄存器。4个D触发器共用一个时钟脉冲信号，因此为同步时序逻辑电路。数码由最左边的FF0的DI端串行输入。

工作原理：

每一个触发器的输出→其右边触发器的输入，则对应每一个CP上升沿，数据右移一位。

右移位寄存器的状态表：

移位脉冲输入数据移

位

寄

存

器

中

的数Q0Q1Q2Q301234

101100001000010010101101并行输出方式：数码由Q3、Q2、Q1、Q0取出

串行输出方式：数码从Q3取出，但需要输入4（触发器的个数）+4（数码位数）个移位脉冲才能从4位寄存器中取出存放的4位数码1011。

㈡4位左移位寄存器。

数码由最右边的FF3的端串行输入。每一个触发器的输出→其左边触发器的输入，

则对应每一个CP上升沿，数据左移一位。

2．集成双向移位寄存器中规模集成电路74LS194就是具有左、右移位、清零、数据并入/并出（串出）等多种功能的移位积存器。其管脚排列见图：

3．主要功能分析。

（1）异步置0功能。当时，双向移位寄存器置0。Q0～Q3都为0状态。（2）保持功能。当，CP=0。或，M1M0=00时，双向移位寄存器保持原状态不变。（3）同步并行送数功能。当，M1M0=11时，在CP上升沿作用下，使D0～D3端输入的数码d0～d3并行送入寄存器，显然是同步并行送数。（4）右移串行送数功能。当，M1M0=01时，在CP上升沿作用下，执行右移功能，DSR端输入的数码依次送入寄存器。（5）左移串行送数功能。当，M1M0=10时，在CP上升沿作用下，执行左移功能，DSL端输入的数码依次送入寄存器。

结论：置0功能最优先（异步方式）

计数，移位，置数都需要CP的上升沿到来 （同步方式）

工作方式控制端M1M0区分四种功能

M1

M0功能00保持01右移10左移11并行置数三、移位寄存器的应用

利用移位寄存器可以构成计数器，下图为利用移位寄存器构成的自启动环形计数器电路图。自启动环形计数器和工作波形（a）逻辑图（b）工作波形

6．2存储器

概述

半导体存储器以其容量大、体积小、功耗低、存取速度快、使用寿命长等特点，已广泛应用于数字系统。根据用途分为两大类：只读存储器（ROM）、随机存取存储器（RAM）。

一、只读存储器1．ROM的结构

4×4二极管ROM结构图（a）二极管ROM结构（b）存储矩阵示意图它由一个二线―四线地址译码器和一个4×4的二极管存储矩阵组成。存储矩阵由二极管或门组成，其输出为D0～D3。A1、A0为输入的地址码，可产生W0～W34个不同的地址，W0～W3称为字线，用以选择存储的内容，D0～D3称作位线。在W0～W3中，任一输出为高电平时，在D0～D34根线上输出一组4位二进制代码，每组代码称作一个字。

2．可编程只读存储器（PROM）

可编程只读存储器是一种用户可直接向芯片写入信息的存储器，这样的ROM称为可编程ROM，简称PROM。向芯片写入信息的过程称为对存储器芯片编程。

3.可擦除可编程只读存储器（EPROM）它允许对芯片进行反复改写。根据对芯片内容擦除方式的不同，可分为：EPROM（紫外线擦除方式）数据可保持10年左右、EEPROM（也写作PROM），电擦除可编程方式，速度快，数据可保持10年以上时间。

2716的引脚图

4.集成EPROM（2716EPROM）

上图为2716的引脚图，各引脚的功能如下：

A10～A0：地址码输入端。

D7～

D0：8位数据线。正常工作时为数据输出端，编程时为写入数据输入端。

VCC和GND：＋5V工作电源和地。 ：具有两种功能。一是在正常工作时，为片选使能端，低电平有效。=0时，芯片被选中，处于工作状态；=1时，芯片处于维持态。二是在对芯片编程时，为编程控制端。 ：数据输出允许端，低电平有效。=0时，允许读出

数据；=1时，不能读出数据。VPP:编程高电压输入端。编程时，家+25V电压，正常工作时，家+5V电压。

二、随机存取存储器

RAM的存储单元

6管COMS静态存储单元原理图

6.3可编程逻辑器件图6-1基本PLD器件的原理结构图6.3.1概述1.可编程逻辑器件的发展历程70年代80年代90年代PROM和PLA器件改进的PLA器件GAL器件FPGA器件EPLD器件CPLD器件内嵌复杂功能模块的SoPC2.可编程逻辑器件的分类按集成度(PLD)分类6.3.2简单PLD原理1.电路符号表示常用逻辑门符号与现有国标符号的对照PLD的互补缓冲器PLD的互补输入PLD中与阵列表示

PLD中或阵列的表示阵列线连接表示

1.电路符号表示2.PROM

PROM基本结构：其逻辑函数是：2.PROM

PROM的逻辑阵列结构逻辑函数表示：2.PROM

PROM表达的PLD图阵列用PROM完成半加器逻辑阵列3.PLA

PLA逻辑阵列示意图3.PLA

PLA与PROM的比较4.PALPAL结构：

PAL的常用表示：4.PAL一种PAL16V8的部分结构图5.GAL

GAL16V8的结构图GAL：

GeneralArrayLogicDevice最多有8个或项，每个或项最多有32个与项EPLDErasableProgrammableLogicDevice乘积项逻辑5.GAL逻辑宏单元输入/输出口输入口时钟信号输入三态控制可编程与阵列固定或阵列GAL16V86.3.3CPLD结构与工作原理图3-26MAX7000系列的单个宏单元结构PRNCLRNENA逻辑阵列全局清零共享逻辑扩展项清零时钟清零选择寄存器旁路并行扩展项通往I/O模块通往PIA乘积项选择矩阵来自I/O引脚全局时钟QDEN来自PIA的36个信号快速输入选择26.3.3CPLD结构与工作原理(1)逻辑阵列块(LAB)MAX7128S的结构6.3.3CPLD结构与工作原理(2)宏单元(3)扩展乘积项共享扩展乘积项结构并联扩展项馈送方式6.3.3CPLD结构与工作原理(4)可编程连线阵列(5)不同的LAB通过在可编程连线阵列(PIA)上布线，以相互连接构成所需的逻辑。

PIA信号布线到LAB的方式(6)I/O控制块EPM7128S器件的I/O控制块5、FPGA/CPLD下载方式CPLDFPGASRAMOTPisp--IN-SYSTEM-PROGRAMMERBALE1、直接配置（CONFIGUERING）2、ROM3、模拟ROM

FPGA-FieldProgrammableGateArray

CPLD-ComplexPr