计算机组成原理讲义-第4章主存储器

1第四章主存储器2

层次(多级)存储器系统一. 层次存储器系统概述二. 主存储器（MAINＭEMORY）的组成与设计三. 高速缓冲存储器（CACHE）的组成与运行原

理四. 虚拟存储器（VIRTUALＭEMORY）的运行原

理五.磁表面存储设备的存储原理与组成（DISK TAPE)

光盘设备的存储原理与组成六. 磁盘阵列与容错技术3一.层次存储器系统概述1.

用途及对其要求用途：存储器系统是计算机中用于存储程序和数据的部件，很重要。对其要求是：尽可能快的读写速度;尽可能大的存储容量;尽可能低的成本费用;怎样才能同时实现这些要求呢？

用多级存储器；把要用的程序和数据，按其使用的急迫程度分段调入存储容量不同、运行速度不同的存储器中，并由硬软件系统统一调度管理。4程序运行的局部性原理2.程序运行时的局部性原理表现在：在一小段时间内，最近被访问过的程序和数据很可能再次被访问在空间上这些被访问的程序和数据

往往集中在一小片存储区在访问顺序上，指令顺序执行比转移执行的可能性大(大约5:1)合理地把程序和数据分配在不同存储介质中5解决方案选用生产与运行成本不同的、存储容量不同的，读写速度不同的多种存储介质，组成一个统一的存储器系统，使每种介质都处于不同的地位，发挥不同的作用，充分发挥各自在速度

容量

成本方面的优势，从而达到最优性能价格比，以满足使用要求。例如，用容量更小但速度最快的SRAM芯片组成CACHE，容量较大速度适中的DRAM芯片组成MAINMEMORY，用容量特大但速度极慢的磁盘设备构成VIRTUALMEMORY。61993年大型计算机的存储器系统3.

存取速度

存储容量

存储成本CPU10ns512B1800(美分/KB)缓存20~40ns128KB72主存60~100Ns512MB5.6虚存10~20ms60~228GB0.23后援2~20M512GB~2TB0.01

若能使CPU大部分时间访问高速缓存CACHE，速度最快；仅在从缓存中读不到数据时才去读主存，速度略慢但容量更大；当从主存中还读不到时才去成批量读虚存，速度很慢容量极大；这就很好地同时解决了对速度、容量、成本三个方面的需求。71993年大型计算机的存储器系统设备工艺带宽传送单位分配管理CPUECL400~8004~8B编译器分配缓存256Kb250~40032B硬件控制

SRAM(MB/S)BLOCK主存4MB80~1330.5~1KBO.SDRAM(MB/S)PAGE虚存1GB3~5MB/S5~512KBO.S/用户

DISCFILE后援5GB磁带0.18~0.23后援O.S/用户8静态和动态存储器芯片特性

SRAM

DRAM存储信息触发器

电容

破坏性读出非

是需要刷新不要

需要

送行列地址同时送

分两次送运行速度快

慢集成度低

高发热量大

小存储成本高

低94.层次之间应满足的原则(1).一致性原则：处在不同层次存储器中的同一个信息应保持相同的值。(2).包含性原则：处在内层的信息一定被包含在其外层的存储器中，反之则不成立,即内层存储器中的全部信息，是其相邻外层存储器中一部分信息的复制品。104.1存储器和存储系统存储器：存放计算机程序和数据的设备存储系统：包括存储器以及管理存储器的软硬件和相应的设备11存储系统的层次结构CPUCACHE主存（内存）辅存（外存）根据各种存储器的存储容量、存取速度和价格比的不同，将它们按照一定的体系结构组织起来，使所放的程序和数据按照一定的层次分布在各种存储器中。121、主存和高速缓存之间的关系Cache引入:为解决cpu和主存之间的速度差距,提高整机的运算速度,在cpu和主存之间插入的由高速电子器件组成的容量不大,但速度很高的存储器作为缓冲区。Cache特点存取速度快，容量小，存储控制和管理由硬件实现Cache工作原理——程序访问的局部性在较短时间内由程序产生的地址往往集中在存储器逻辑地址空间的很小范围内。（指令分布的连续性和循环程序及子程序的多次执行）数据分布不如指令明显，但对数组的访问及工作单元的选择可使存储地址相对集中。132、主存与辅存之间的关系主存:(半导体)优:速度快缺:容量受限,单位成本高,断电丢失信息辅存:(光盘,磁盘)优:容量大,信息长久保存,单位成本低.缺:存取速度慢CPU正在运行的程序和数据存放在主存暂时不用的程序和数据存放在辅存辅存只与主存进行数据交换144.2存储器的类型和特点按存储介质分半导体存储器、磁表面存储器、光存储器按读写性质分随机读写存储器（RAM）静态随机存储器（SRAM）；动态随机存储器（DRAM）由于它们存储的内容断电则消失故称为易失性存储器只读存储器（ROM）掩膜型ROM，EPROM，EEPROM由于其内容断电也不消失故称为非易失性存储器按在计算机中的层次作用分主存储器、辅助存储器、高速缓冲存储器154.3存储器的主要技术指标存储容量：存放信息的总数，通常以字节Byte)为单位B、KB、MB、GB、TB。存储周期：CPU连续两次访问存储器所需要的最短时间间隔。最大存取时间:是存储器从接到寻找存储单元的地址码开始,到读出或存入数据为止所需的时间.存储器的价格：通常以每位价格P来衡量其他可靠性、存储密度、信息存储的长期性、功耗(分操作功耗和维持功耗)、物理尺寸(集成度)164.4主存储器的基本操作主存储器用来暂时存储CPU正在使用的指令和数据,它和CPU的关系最为密切。CPU通过使用AR（地址寄存器）和DR（数码寄存器）和总线与主存进行数据传送。为了从存储器中取一个信息字，CPU必须指定存储器字地址并进行“读’操作。CPU需要把信息率的地址送到AR，经地址总线送往主存储器、同时，CPU应用控制线（read）发一个读”请求、此后，CPU等待从主存储器发来的回答信号通知CPU‘读”操作完成、主存储器通过ready线做出回答，若。rady信号为“1’，说明存储字的内容已经读出，并放在数据总线上，送人DR、这时“取”数操作完成。为了“存’一个字到主存，CPU先将信息率在主存中的地址经AR送地址总线，并将信息字送DR、同时发出‘写’命令。此后，CPU等待写操作完成信号。主存储器从数据总线接收到信息字并按地址总线指定的地址存储，然后经ready控制线发回存储器操作完成信号、这时‘存’数操作完成。174.5

半导体存储器4.5.1常用半导体存储器RAM和ROMRAM组成结构器件分双极型和MOS型双极型:速度快,集成度低,功耗大,成本高.MOS型:速度低.集成度高,功耗低,工艺简单分类：DRAM,EDORAM,SIMM(SingleIn-lineMemoryModule),SDRAM,SGRAMROM:掩膜ROM,PROM,EPROM,EEPROM184.5.2存储器的基本结构及各部分的功能.1.半导体存储器的基本组成.存储矩阵地址译码器三态双向缓冲器存储控制逻辑A0A1AF-1D0D1DW-1R/WCECE192.存储矩阵字结构:同一芯片存放一个字的多位(1024b=128B)优点是:选中某个单元,其包含的各位信息可从同一芯片读出,缺点是芯片外引线较多,成本高.适合容量小的静态RAM.位结构:同一芯片存放多个字的同一位.优点是芯片的外引线少,缺点是需要多个芯片组和工作.适合动态RAM和大容量静态RAM 一个基本单元电路只能存放一位二进制信息,为保存大量信息,存储器中需要将许多基本单元电路按一定的顺序排列成阵列形式,这样的这列称为存储矩阵.排列方式:字结构和位结构.10221023123位结构01127字结构D7D6D0203.地址译码器功能:接收系统总线传来的地址信号,产生地址译码信号后,选中存储矩阵中的某个或几个基本存储单元.分类:单译码,双译码单译码方式适合小容量的存储器例如：地址线12根对应4096个状态，需要4096根译码线双译码方式适合大容量存储器(也称为矩阵译码器）分X、Y两个方向的译码例如：地址线12根X、Y方向各6根，64*64=4096个状态，128根译码线21单译码存储结构（64*8位）

0,00,763，063，7X地址译码器A0A5X0X63三态双向缓冲存储器D0D7R/WCE222位地址单译码示例： 2位地址码产生4条译码线（“1”有效）A1A0F0F1F2F3230，08位0，638位63，08位63，638位X地址译码器A0A5双译码存储结构行地址，列地址）（1位*8片位扩展）X0X63Y地址译码器A6A11Y0Y63I/ODB8位244.存储器控制电路功能:通过存储器控制信号的引线端,接收来自CPU或外部电路的控制信号,经过组合变换后,对存储矩阵,地址译码器和三态双向缓冲器进行控制.基本引脚CS,R/W254.5.3

半导体随机存储器静态随机存储器SRAM动态随机存储器DRAM

26工艺双极型MOS型TTL型ECL型速度很快、功耗大、容量小电路结构PMOSNMOSCMOS功耗小、容量大工作方式静态MOS动态MOS存储信息原理静态存储器SRAM动态存储器DRAM（双极型、静态MOS型）：依靠双稳态电路内部交叉反馈的机制存储信息。（动态MOS型）：依靠电容存储电荷的原理存储信息。功耗较大,速度快,作Cache。功耗较小,容量大,速度较快,作主存。（静态MOS除外）金属-氧化物-半导体(Metal-Oxide-Semiconductor)结构的晶体管简称MOS晶体管，有P型MOS管和N型MOS管之分。由MOS管构成的集成电路称为MOS集成电路，而由PMOS管和NMOS管共同构成的互补型MOS集成电路即为CMOS-IC（ComplementaryMOSIntegratedCircuit）。ECL电路是射极耦合逻辑（EmitterCoupleLogic）集成电路的简称与TTL电路不同，ECL电路的最大特点是其基本门电路工作在非饱和状态所以，ECL电路的最大优点是具有相当高的速度这种电路的平均延迟时间可达几个毫微秒甚至亚毫微秒数量级这使得ECL集成电路在高速和超高速数字系统中充当无以匹敌的角色271静态MOS存储单元与存储芯片1.1.1六管单元（1）组成T1、T3：MOS反相器Vcc触发器T3T1T4T2T2、T4：MOS反相器T5T6T5、T6：控制门管ZZ：字线，选择存储单元位线，完成读/写操作WWW、W：（2）定义“0”：T1导通，T2截止；“1”：T1截止，T2导通。1.1静态RAM的工作原理28（3）工作T5、T6Z：加高电平，高、低电平，写1/0。（4）保持只要电源正常，保证向导通管提供电流，便能维持一管导通，另一管截止的状态不变，∴称静态。VccT3T1T4T2T5T6ZWW导通，选中该单元。写入：在W、W上分别加读出：根据W、W上有无电流，读1/0。Z：加低电平，T5、T6截止，该单元未选中，保持原状态。静态单元是非破坏性读出，读出后不需重写。291.1.2单管单元刷新放大器行选择信号列选择信号数据输入/输出线QC302.2存储芯片31地址端：（2）内部寻址逻辑2114（1K×4）191018A6A5A4A3A0A1A2CSGNDVccA7A8A9D0D1D2D3WEA9--A0（入）数据端：D3--D0（入/出）控制端：片选CS=0选中芯片=1未选中芯片写使能WE=0写=1读电源、地寻址空间1K，存储矩阵分为4个位平面，每面1K×1位。例.SRAM芯片（1）外特性2114（1K×4位）32X0每面矩阵排成64行×16列。

行译码6位行地址X63

列译码Y0Y15Xi读/写线路YiWWWW两级译码一级：地址译码，选择字线、位线。二级：一根字线和一组位线交叉，选择一位单元。4位列地址64×1664×1664×1664×161K1K1K1K332动态MOS存储单元与存储芯片1.四管单元（1）组成T1、T2：记忆管C1、C2：柵极电容T3、T4：控制门管Z：字线位线W、W：（2）定义“0”：T1导通，T2截止“1”：T1截止，T2导通T1T2T3T4ZWWC1C2（C1有电荷，C2无电荷）；（C1无电荷，C2有电荷）。（3）工作Z：加高电平，T3、T4导通，选中该单元。342.单管单元（1）组成（4）保持T1T2T3T4ZWWC1C2写入：在W、W上分别加高、低电平，写1/0。读出：W、W先预充电至再根据W、W上有无电流，高电平，断开充电回路，读1/0。Z：加低电平，T3、T4截止，该单元未选中，保持原状态。需定期向电容补充电荷（动态刷新），∴称动态。四管单元是非破坏性读出，读出过程即实现刷新。C：记忆单元CWZTT：控制门管Z：字线W：位线353.存储芯片（2）定义（4）保持写入：Z加高电平，T导通，在W上加高/低电平，写1/0。读出：W先预充电，根据W线电位的变化，读1/0。断开充电回路。Z：加低电平，T截止，该单元未选中，保持原状态。单管单元是破坏性读出，读出后需重写。“0”：C无电荷，电平V0（低）CWZT外特性：“1”：C有电荷，电平V1（高）（3）工作Z加高电平，T导通，例.DRAM芯片2164（64K×1位）V36地址端：2164（64K×1）18916GNDCASDoA6A3A4A5A7A7~A0（入）数据端：Di（入）控制端：片选写使能WE=0写=1读电源、地空闲/刷新DiWERASA0A2A1Vcc分时复用，提供16位地址。Do（出）行地址选通RAS列地址选通CAS：=0时A7~A0为行地址高8位地址：=0时A7~A0为列地址低8位地址1脚未用，或在新型号中用于片内自动刷新。372.3半导体存储器逻辑设计需解决：芯片的选用、例1.用2114（1K×4）SRAM芯片组成容量为4K×8的存储器。地址总线A15~A0（低）,双向数据总线D7~D0（低）,读/写信号线R/W。给出芯片地址分配与片选逻辑,并画出M框图。1.计算芯片数动态M的刷新、（1）先扩展位数，再扩展单元数。主存的组织涉及：主存的校验。地址分配与片选逻辑、信号线的连接。2片1K×4

1K×8

4组1K×8

4K×8

8片M的逻辑设计、38存储器寻址逻辑2.地址分配与片选逻辑（2）先扩展单元数，再扩展位数。4片1K×4

4K×4

2组4K×4

4K×8

8片芯片内的寻址系统(二级译码)芯片外的地址分配与片选逻辑为芯片分配哪几位地址，以便寻找片内的存储单元由哪几位地址形成芯片选择逻辑，以便寻找芯片存储空间分配：4KB存储器在16位地址空间（64KB）中占据任意连续区间。3964KB1K×41K×41K×41K×41K×41K×41K×41K×4需12位地址寻址：4KBA15…A12A11A10A9……A0A11……A0000

……

0任意值001

……

1011

……

1101

……

1010

……

0100

……

0110

……

0111

……

1片选芯片地址低位地址分配给芯片，高位地址形成片选逻辑。芯片芯片地址片选信号片选逻辑1K1K1K1KA9……A0A9……A0A9……A0A9……A0CS0CS1CS2CS3A11A10A11A10A11A10A11A1040存储器的读、写周期tRC地址CS数据输出tAtCOtCXADC读取时间：是指从地址有效到数据稳定到外部数据总线上的时间。读取周期tRC

=读取时间tA+恢复时间。

tco片选稳定时间；tcx输出延迟时间。读周期41tWCtwc写周期=地址建立taw+写脉冲宽度tw+写操作恢复。tDw数据有效时间。写周期地址CS数据输入BADCStW数据保持数据输出tDWtAW424.6半导体只读存储器（非易失性）1.基本结构,特点及类型行译码器A0A1列译码器A2A2片选数据432.一次性可编程存储器PROM行线X列线YVCCTXY熔丝44只读存储器

掩膜式：

MOS

ROM0单元1单元双极型ROM二极管ROM行选列选行选列选列选Vdd行选列选行选行选列选列选行选45熔丝阵列46可擦写ROM——EPROM47MOS晶体管与EPROM单元的两种工作状态48电可擦写ROM—EEPROM及Flash存储器基本存储单元由一个管子组成，但与其他电路相比管于内多增加了一个浮置栅。如编程序（写入）时，控制栅接+12V编程序电压Vpp，源极接地，漏极上加5V电压、漏源极间的电场作用使电子穿越沟道，在控制栅的高压吸引下这些自由电子越过氧化层进人浮置栅极，当浮置栅极获得足够多的自由电子后，漏源极间便形成导电沟道（接通状态），信息存储在周围都被氧化层绝缘的浮置栅上，即使掉电，信息仍保存。基片源极--------漏极电极导体控制栅极二氧化硅浮置栅极49

3.紫外线擦除可编程序的只读存储器（EPROM）

为了能多次修改ROM中的内容，产生了EPROM。其基本存储单元由一个管子组成，但与其他电路相比管于内多增加了一个浮置栅。如编程序（写入）时，控制栅接+12V编程序电压Vpp，源极接地，漏极上加5V电压、漏源极间的电场作用使电子穿越沟道，在控制栅的高压吸引下这些自由电子越过氧化层进人浮置栅极，当浮置栅极获得足够多的自由电子后，漏源极间便形成导电沟道（接通状态），信息存储在周围都被氧化层绝缘的浮置栅L，即使掉电，信息仍保存。当EPROM中的内容需要改写时，先将其全部内容擦除，然后再编程、擦除是靠紫外线使浮置栅上电荷泄漏而实现的。EPROM芯片封装上方有一个石英玻璃窗口，将器件从电路上取下，用紫外线照射这个窗口可实现整体擦除、EPROM的编程次数基本不受限制（型号为27***）。50

4.可电擦可编程序只读存储器（EEPROM）EEPROM的编程序原理与FPROM相同，但擦除原理完全不同，重复改写的次数有限制（因氧化层被磨损），一般为10万次。其读写操作可按每个位或每个字节进行，类似于SRAM，但每字节的写人周期要几毫秒，比SRAM长得多、EEPROM其栅极氧化层比EPROM薄，因此具有电擦除功能（型号28***）。5.快速除读写存储器（FlashMemory）FlashMemory是在FPROM与EEPROM基础上发展起来的，它与EPROM一样，用单管来存储一位信息，它与EEPROM相同之处是用电来擦除、但是它只能擦除整个区或整个器件。快擦除读写存储器于1983年推出，1988年商品化。它兼有ROM和RAM两者的性能，又有DRAM一样的高密度。目前价格已低于DRAM，芯片容量已接近于DRAM，是唯一具有大存储量、非易失性、低价格、可在线改写和高速度（读）等特性的存储器、它是近年来发展很快很有前途的存储器（型号29***）514.7DRAM的研制与发展

近年来，开展了基于DRAM结构的研究与发展工作，现简单介绍目前使用的类型于下；1.EDODRAM

扩充数据输出（extendeddataout简称EDO），它在完成当前内存周期前即可开始下一内存周期的操作,因此能提高数据带宽或传输率。2.同步DRAM（SDRAM）

具有新结构和新接口的SDRAM已被广泛应用于计算机系统中、它的读写周期（10n～15us）比EDODRAM（20ns～30us）快，取代了EDODRAM。

典型的DRAM是异步工作的，处理器送地址和控制信号到存储器后，等待存储器进行内部操作（选择行线和列线读出信号放大并送输出缓冲器等），因而影响了系统性能。而SDRAM与处理器之间的数据传送是同步的，在系统时钟控制下，处理器送地址和控制命令到SDRAM后，在经过一定数量（其值是已知的）的时钟周期后，SDRAM完成读或写的内部操作、在此期间，处理器可以去进行其他工作，而不必等待之。SDRAM采用成组传送方式（即一次传送一组数据），对顺序传送大量数据（如字处理和多媒体等）特别有效.52

3.RambusDRAM(RDRAM)该芯片采取垂直封装，所有引出针都从一边引出，使得存储器的装配非常紧凑。它与CPU之间传送数据是通过专用的RDRAM总线进行的，而且不用通常的RAS,CAS,WE和CE信号。该芯片采取异步成组数据传输协议，在开始传送时需要较大存取时间（例如48ns），以后可达到500Mb／S的传输率、能达到这样的高速度是因为精确地规定了总线的阻抗、时钟和信号。RDRAM从高速总线上得到访存请求，包括地址、操作类型和传送的字节数。

Rambus得到Intel公司的支持，其高档的Pentlum3处理器采用了RambusDRAM结构。4.集成随机存储器（IRAM）

将整个DRAM系统集成在一个芯片内，包括存储单元阵列、刷新逻辑、裁决逻辑、地址分时、控制逻辑及时序等、片内还附加有测试电路。5.ASICRAM

根据用户需求而设计的专用存储器芯片，它以RAM为中心，并结合其他逻辑功能电路。例如，视频存储器（videomemory）是显示专用存储器，它接收外界送来的图像信息然后向显示系统提供高速串行信息。53动态存储器芯片544.8主存储器的组成与控制主存储器:计算机中存放当前正在执行的程序和其使用数据的存储器.存储器的地址:对存储单元进行顺序编号.地址空间:地址长度所限定能访问的存储单元数目.55主存储器的基本组成与结构MAR地址译码器存储体读写电路MDRK位地址总线...N位数据总线控制电路控制信号1.主存储器的基本结构56ABK位（给出地址）WRITEREAD

是计算机中存储正处在运行中的程序和数据(或一部分)的部件，通过地址数据控制三类总线与其它部件连通；

CPUMainMemoryDBn位（传送数据）READY地址总线AB

的位数决定了可寻址的最大内存空间，数据总线DB

的位数与工作频率的乘积正比于最高数据入出量，控制总线CB指出总线周期的类型和本次入出操作完成的时刻。57静态存储器字位扩展2K*8bits2K*8bits2K*8bits2K*8bits地址总线低11位高位地址译码给出片选信号/CS0/CS1高八位数据低八位数据/WE58主存储器的读写过程

数据寄存器读过程:给出地址主存储体给出片选与读命令保存读出内容

写过程:给出地址给出片选与数据地址寄存器给出写命令/WE/CS0/CS159由于读出单元的信号很小，故要求使用特别灵敏的放大电路，通常用一个触发器线路完成，即在执行读操作之前，用特定办法控制该触发器的1和0输出端同电位，读操作时在去掉该控制的同时，用读出的信号使触发器朝确定方向翻转，一方面指明读出的是1还是0，另一方面又自动完成读出内容的回写。但还有两个问题必须解决：读出为0值时，没有信号给出，也就不能控制触发器翻转；读出线上的寄生电容负载，会影响触发器正常的翻转能力。解决的办法是：把存储器阵列的每列分成左右相同的两组，各置于触发器的两端，以消除寄生电容负载对触发器翻转造成的不平衡影响在读出放大电路两侧各设一个电容值等于CS/2的参考单元，写入的内容恒为1，保证读出不管为0还是为1，总会得到个

±U/2的信号，以确保触发器朝确定方向翻转，能区分0和1。更详细的内容请大家阅读教材相关章节和其它参考资料。60破坏性读出：读操作后，被读单元的内容一定被清为零，必须把刚读出的内容立即写回去，通常称其为预充电延迟，它影响存储器的工作频率，在结束预充电前不能开始下一次读。要定期刷新：在不进行读写操作时，DRAM存储器的各单元处于断路状态，由于漏电的存在，保存在电容CS上的电荷会慢慢地漏掉，为此必须定时予以补充，通常称其为刷新操作。刷新不是按字处理，而是每次刷新一行，即为连接在同一行上所有存储单元的电容补充一次能量。刷新有两种常用方式：集中刷新，停止内存读写操作，逐行将所有各行刷新一遍；分散刷新，每一次内存读写后，刷新一行，各行轮流进行。或在规定的期间内，如2ms，能轮流把所有各行刷新一遍。快速分页组织的存储器：行、列地址要分两次给出，但连续地读写用到相同的行地址时，也可以在前一次将行地址锁存，之后仅送列地址，以节省送地址的时间，支持这种运行方式的被称为快速分页组织的存储器。61主存储器的多体结构为了提高计算机系统的工作效率，需要提高主存储器的读写速度。为此可以实现多个能够独立地执行读写的主存储器体，以便提高多个存储体之间并行读写的能力。多体结构同时适用于静态和动态的存储器。考虑到程序运行的局部性原理，多个存储体应按低位地址交叉编址的方式加以组织。类似的也可按一体多字的方式设计存储器。62

I/O

I/O4.8.1存储器容量的扩展位扩展4M1I/O

I/O数据线8条D7。。D0地址线22条A21A0CSR/W··63位扩展

A19-2A19-2MREQ#R/W#CPUD31D2D1D0D31~D0WE

A

CE256K×1DWE

A

CE256K×1DWE

A

CE256K×1DWE

A

CE256K×1D64字扩展

CS1M8R/WD7~D0

CS1M8R/WD7~D0R/WA20A19A0A19~A0A19~A065字扩展66字位扩展如果一个存储容量为M字N位所用芯片规格为L字K位那么这个存储器共用M/LN/K个芯片例如：要组成16M8位的存储器系统，目前有芯片规格为4M1位若干片需用32片若有芯片规格为1M8位则需用16片CSI/OA0~A21R/W678片4片A23~A2216M*8位D7D0CSI/O4M*1位A21~A0R/WCSI/O4M*1位A21~A0R/WCSI/O4M*1位A21~A0R/WCSI/O4M*1位A21~A0R/WA21~A0译码器Y0Y368字位扩展69例如：使用Intel2114芯片（1K*4bit）扩展为4K*8bit存储器

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4.8.2存储控制在存储器中，往往需要增设附加电路、这些附加电路包括地址多路转换线路、地址选通、刷新逻辑，以及读/写控制逻辑等。在大容量存储器芯片中，为了减少芯片地址线引出端数目．将地址码分两次送到存储器芯片，因此芯片地址线引出端减少到地址码的一半。刷新逻辑是为动态MOS随机存储器的刷新准备的、通过定时刷新、保证动态MOS存储器的信息不致丢失。动态MOS存储器采用“读出”方式进行刷新、因为在读出过程中恢复了存储单元的MOS栅极电容电荷并保持原单元的内容，所以读出过程就是再生过程。但是存储器的访问地址是随机的，不能保证所有的存储单元在一定时间内都可以通过正常的读写操作进行刷新，因此需要专门予以考虑.通常，在再生过程中只改变行选择线地址，每次再生一行依次对存储器的每一行进行读出，就可完成对整个RAM的刷新。从上一次对整个存储器刷新结束下一次对整个存储器全部刷新一遍为止，这一段时间间隔称作再生周期，又叫刷新周期，一般为2ms。71通常有两种刷新方式。（l）集中刷新集中式刷新指在一个刷新周期内，利用一段固定的时间依次对存储器的所有行逐一再生，在此期间停止对存储器的读和写。例如，一个存储器有1024行系统工作周期为200us。RAM刷新周期为2ms。这样，在每个刷新周期内共有10000个工作周期，其中用于再生的为IO24个工作周期，用于读和写的为8976个工作周期。即(2ms/200us)-1024=8976。集中刷新的缺点是在刷新期间不能访问存储器，有时会影响计算机系统的正确工作。（2）分布式刷新采取在2mS时间内分散地将1024行刷新一遍的方法，具体做法是将刷新周期除以行数，得到两次刷新操作之间的时间间隔t,利用逻辑电路每隔时间t产生一次刷新请求。动态MOS存储器的刷新需要有硬件电路的支持包括刷新计数器、刷新访存裁决，刷新控制逻辑等。这些线路可以集中在RAM存储控制器芯片中。72存储器芯片的控制信号73SRAM时序读周期：地址有效CS有效数据输出CS复位地址撤销写周期：地址有效CS有效数据有效CS复位（数据输入）地址撤销74DRAM时序（一）读周期(读/WE=1工作方式)：行地址有效行地址选通列地址有效列地址选通数据输出行选通、列选通及地址撤销(a)

读周期RASCASADDWEDouttCAStRCStRCHtRACtCACtDOHtCYCtRAStAHtASCtAHtASR75DRAM时序（二）写周期(写/WE=0工作方式)：行地址有效行地址选通列地址、数据有效列地址选通数据输入行选通、列选通及地址撤销

CASADDWEDin(b)

写周期图4.11动态存储器的读写周期tRAStCYCRAStCAStAHtAHtASRtASCtRWLtWCHtCWLtWPtDStDH76读-改写工作方式：

在一个RAS周期内，先读出某一个单元的内容，然后检查读出的内容，若有必要改写，则把新数据写入该单元，把进行读-改写所需要的时间称为读-改写周期！DRAM时序（三）77页面工作方式：是地址分批输入的动态存储器特有的工作方式！刷新行地址有效/RAS

有效行地址锁存和/RAS继续有效不断变化列地址和/CAS这样，在行地址不变的情况下，对某一行的所有单元继续连续地读-写！页面工作方式有页面读、页面写、页面读-改写等几种方式，页面工作方式使存储器有批写入或批读出的能力！DRAM时序（四）78DRAM时序（五）刷新周期：RASonly：刷新行地址有效RAS有效刷新行地址和RAS撤销CASbefore(前于)RAS：CAS有效RAS有效CAS撤销RAS撤销hidden：（在访存周期中隐藏了）RAS撤销RAS有效(a)只用RAS的刷新

tRASRAS

tRCP

tCHCAS

tASR

tAHADD79DRAM时序（六）刷新周期：RASonly：刷新行地址有效RAS有效刷新行地址和RAS撤销CASbefore(前于)

RAS：CAS有效RAS有效CAS撤销RAS撤销hidden：（在访存周期中隐藏了）RAS撤销RAS有效80DRAM时序（七）刷新周期：RASonly：刷新行地址有效RAS有效刷新行地址和RAS撤销CASbefore(前于)RAS：CAS有效RAS有效CAS撤销RAS撤销hidden：（在访存周期中隐藏了）RAS撤销RAS有效81例1设有32片256K×1位的SRAM芯片，问：

(1)采用位扩展方法可构成多大容量的存储器？

(2)该存储器需要多少字节地址位？

(3)画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ#和R/W#。解：32片256K×1位的SRAM芯片可构成256K×32位的存储器。如果采用32位的字编址方式，则需要18条地址线，因为218=256K。因为存储容量为256K×32=1024KB，所以CPU访存最高地址位为A19。82例2设有若干片256K×8位的SRAM芯片，问：

(1)采用字扩展方法构成2048KB的存储器需要多少片SRAM芯片？

(2)该存储器需要多少字节地址位？

(3)画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ#和R/W#。

(4)写出译码器逻辑表达式。解：(1)该存储器需要2048K/256K=8片SRAM芯片； (2)需要21条地址线，因为221=2048K，其中高3位用于芯片选择，低18位作为每个存储器芯片的地址输入。 (3)该存储器与CPU连接的结构图如下。83例2设有若干片256K×8位的SRAM芯片，问：

(1)采用字扩展方法构成2048KB的存储器需要多少片SRAM芯片？

(2)该存储器需要多少字节地址位？

(3)画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ#和R/W#。

(4)写出译码器逻辑表达式。(4)译码器的输出信号逻辑表达式为：ramsel0=A20*A19*A18*MREQ#ramsel1=A20*A19*A18*MREQ#ramsel2=A20*A19*A18*MREQ#ramsel3=A20*A19*A18*MREQ#ramsel4=A20*A19*A18*MREQ#ramsel5=A20*A19*A18*MREQ#ramsel6=A20*A19*A18*MREQ#ramsel7=A20*A19*A18*MREQ#84例3设有若干片256K×8位的SRAM芯片，问：

(1)如何构成2048K×32位的存储器？

(2)需要多少片RAM芯片？

(3)该存储器需要多少字节地址位？

(4)画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ#和R/W#。解：采用字位扩展的方法。2048K/256kX32/8=32,需要32片SRAM芯片。85例4某计算机的主存地址空间中，从地址000016到3FFF16为ROM存储区域，从400016到5FFF16为保留地址区域，暂时不用，从600016到FFFF16为RAM地址区域。RAM的控制信号为CS#和WE#，CPU的地址线为A15~A0，数据线为8位的线路D7~D0，控制信号有读写控制R/W#和访存请求MREQ#，要求：

(1)画出地址译码方案

(2)如果ROM和RAM存储器芯片都采用8K×1的芯片，试画出存储器与

CPU的连接图。

(3)如果ROM存储器芯片采用8K×8的芯片，RAM存储器芯片采用

4K×8的芯片，试画出存储器与CPU的连接图。

(4)如果ROM存储器芯片采用16K×8的芯片，RAM存储器芯片采用

8K×8的芯片，试画出存储器与CPU的连接图。86(1)画出地址译码方案解：(1)

x87(2)如果ROM和RAM存储器芯片都采用8K×1的芯片，试画出存储器与CPU的连接图。解：(2)8KB的存储区域可以用8片存储器芯片构成一组实现。8K×1的存储器芯片的地址线需要13条，即A12~0。88(3)如果ROM存储器芯片采用8K×8的芯片，RAM存储器芯片采用4K×8的芯片，试画出存储器与CPU的连接图。

解：（3）89(4)如果ROM存储器芯片采用16K×8的芯片，RAM存储器芯片采用8K×8的芯片，试画出存储器与CPU的连接图。解：（4）90计算机中大容量的主存，可由多个存储体组成，每个体都具有自己的读写线路、地址寄存器和数据寄存器，称为‘存储模块’。这种多模块存储器可以实现重叠与交叉存取，如果在M个模块上交叉编址（M=2m），则称为模M交叉编址。通常采用的编址方式如图4.22所示。设存储器包括M个模块，每个模块的容量为L，各存储模块进行低位交叉编址，连续的地址分布在相邻的模块中。第i个模块Mi的地址编号应按下式给出:

Mj+i其中,j=0,1,2,...,L-1 i=0,1,2,...,M-1数据寄存器W位W位W位W位0体1体2体3体地址寄存器模块地址模块n-m位

m位译码器2m-1….存储模块单元4．9多体交叉存储器图4.22多体交叉编址方式91编址情况体地址编码序列地址后两位00,4,8,…4j+0,…0011,5,9,…4j+1,…0122,6,10,…4j+2,…1033,7,11,…4j+3,…11并行多存储体、多存储字存储器表4.2地址的模四交叉编址表4.2列出了模四交叉各模块的编址序列。这种编址方式使用地址码的低位字段经过译码选择不同的存储模块，而高位字段指向相应的模块内部的存储字。这样，连续地址公布在相邻的不同模块内，而同一模块内的地址都是不连续的。在理想情况下，如果程序段和数据块都连续地在主存中存放和读取时。那么，这种编址方式将大大地提高主存的有效访问速度。但当遇到程序转移或随机访问少量数据时，访问地址就不一定均匀地分布在多个存储模块之间，这样就会产生存储器冲突而降低了使用率，所以M个交叉模块的使用率是变化的，大约在和M之间。924.10微机中的内存管理1、DOS方式下的内存管理I/O通道存储器扩展内存插槽64KBBIOS192KB系统ROM128KB显示缓冲区 （RAM）640KB用户工作区设备驱动程序DOS系统程序驻留内存（RAM）FFFFFFH100000H0FFFFFH0F0000H0EFFFFH0C0000H0BFFFFH0A0000H09FFFFH000000H扩充内存保留内存常规内存932微机系统的其它存储部件一、CMOSRAM1、CMOS及其功能互补金属氧化物半导体随机读写存储器。特点：耗电微小。