数字电路与逻辑设计4

第四章

组合逻辑电路

(CombinationalLogicCircuits)组合逻辑电路是指电路在任何时刻产生的稳定输出值仅仅取决于该时刻各输入值的组合，而与过去的输入值无关。组合电路的一般结构(如图所示）组合电路的两个特点：1）单向无反馈；2）无记忆单元（无触发器）F1F2(Outputs)FmX1X2(inputs)

Xn

组合逻辑电路(COMBINATIONALLOGICCIRCUITS)4.1组合逻辑电路分析方法4．2组合逻辑电路设计方法4．3常用的中规模组合逻辑构件4.1组合逻辑电路分析方法所谓逻辑电路分析，是指对一个给定的逻辑电路，找出其输出与输入之间的逻辑关系。4．1．1分析方法一般步骤（传统、经典）4．1．2组合逻辑电路分析的实例

4．1．2．1列写逻辑电路真值表

4．1．2．2逐级电平推导法

4．1．2．3列写逻辑表达式法4．1．1分析方法一般步骤（传统、经典）1．根据逻辑电路图写出输出函数表达式2．化简输出函数表达式3．列出输出函数真值表4．功能评价概括出对电路逻辑功能的文字描述，并对原电路的设计方案进行评定，必要时提出改进意见和改进方案。4．1．2组合逻辑电路分析的实例4．1．2．1列写逻辑电路真值表例1“不一致电路”的分析P5P4P3P21&&&1&ABCFP1例2“半加器”的分析&ABCS&&&1P1P3P24．1．2．2逐级电平推导法例3“同或”电路的推导（下左图）

F

ABAB&&&F2F1BA1&1≥1&&4．1．2．3列写逻辑表达式法

例4“一位比较器”的分析（上右图）把例3和例4组合起来就是一位比较器,列真值表，分析逻辑功能、推导表达式。当A>B时，F=AB；当A<B时，F=AB；当A=B时，F=A⊙B4．2组合逻辑电路设计方法根据问题要求完成的逻辑功能，求出在特定条件下实现该功能的逻辑电路，这一过程称为逻辑设计，又叫做逻辑综合。逻辑设计是逻辑分析的逆过程。4．2．1设计方法一般步骤4．2．2组合逻辑电路设计的实例

4．2．2．1列写逻辑电路真值表

4．2．2．2列简化真值表法

4．2．2．3直接分析法（列写逻辑表达式法）4．2．3设计中几个实际问题的处理4．2．1设计方法一般步骤★1．建立给定问题的逻辑描述采用“真值表”方法，优点是规整、清晰，缺点是不方便，尤其当变量较多时十分麻烦。所以，针对具体情况通常采用“分析法”，即通过对设计要求的分析、理解，直接写出逻辑表达式。2．求出逻辑函数的最简表达式3．选择逻辑门类型并进行逻辑函数变换4．画出逻辑电路图4．2．2组合逻辑电路设计的实例（选讲）4．2．2．1列写逻辑电路真值表例1．设计一位三变量的多数表决器例2．设计一位全加器（思考题：设计一位全减器）例3．设计三位等同比较器例4．已知X=X1X2，Y=Y1Y2是两个正整数，求X>Y的逻辑表达式。画出16种条件组合的真值表，再利用一张四变量卡诺图化简得到。4．2．2．2列简化真值表法例5．已知X=X1X2，Y=Y1Y2是两个正整数，求X>Y的逻辑表达式。当X1X2Y1Y2为下列几种情况：1×0×，0100，1110时，F为1。4．2．2．3直接分析法（列写逻辑表达式法）例6．已知X=X1X2，Y=Y1Y2是两个正整数，求X>Y的逻辑表达式。利用分析例4和例5的结论，从高位写到低位，然后化简。4．2．3设计中几个实际问题的处理4．2．3．1包含无关条件的组合逻辑电路设计4．2．3．2多输出函数的电路设计4．2．3．3无提供输入反变量时组合逻辑电路的设计4．2．3．4考虑级数的线路设计4．2．3．1包含无关条件的组合逻辑电路设计1．无关项的含义

约束项和任意项2．无关项的两种情形：

1）不存在；2）存在但不去关心它；用×、d、φ表示3．使用无关项进行化简

例1：F=m4（0，2，3，4，8)＋d（10，11，12，13，14，15)；例2：用与非门设计一个判别电路，以判别8421码所表示的十进制数之值是否大于等于5。4．无关项的好处，但也有负作用

d的使用不会影响逻辑功能。4．2．3．2多输出函数的电路设计尽量用共享电路，找出公共项。例1.F1=m3(1，3，4，5，7)，F2=m3(3，4，7)例2.F1=AB+CD，F2=CD+CD例3.F1=ABD+ACD，F2=ABC+ACD+BCD4．2．3．3无提供输入反变量时组合逻辑电路的设计1、提因子简化例1.Z=ABCD+ABDE+ABDF+GH例2.Y=AC+BC+DF+EF2、繁造公共项例1.F=AC+BC+AB+BC例2.F=AB+AB4．2．3．4考虑级数的线路设计用与非门、与或非门分别实现函数F=AB+AC4．3常用的中规模组合逻辑构件4．3．1加法器（Adder）4．3．2译码器（Decoder)*4．3．3编码器(Encoders)4．3．4数据选择器(Multiplexers)*4．3．5数据分配器(Demultiplexer)4．3．6数码比较器(Comparator)4．3．7奇偶校验电路(Parity)4．3．1加法器（Adder）实现两个二进制数相加功能的电路称之。4．3．1．1半加器（HalfAdder）4．3．1．2全加器（FullAdder）*4．3．1．3串行加法器4．3．1．4并行加法器1．并行输入串行进位加法器7483（T692）2．并行输入并行进位加法器74LS283（T693）ASBC4．3．1加法器（Adder）4．3．1．1半加器（HalfAdder）实现半加功能的电路称之，即只考虑本位两个一位二进制数A和B相加，不考虑低位进位的加法。A和B分别表示两个相加的一位二进制数，S是本位半加和，C是本位向高位的进位。逻辑函数表达式：S=A⊕BC=A•B逻辑符号：4．3．1．2全加器（FullAdder）具有全加功能的电路称之，即将本位两个一位二进制数和来自低位的进位相加。Ai和Bi分别表示两个相加的一位二进制数，Ci-1是来自低一位向本位的进位，Si是本位全加和，Ci是本位向高一位的进位；逻辑函数：Si=Ai⊕Bi⊕Ci-1=∑m3(1，2，4，7)

Ci=AiBi+BiCi-1+AiCi-1＝∑m3(3，5，6，7)全加器可通过两种方法得到：1）通过完整的真值表，卡诺图，表达式；2）通过两个半加器的叠加。逻辑符号：BiAiSiCi-1Ci∑优点：电路结构简单；缺点：运算速度慢；*4．3．1．3串行加法器

用一位加法器实现n位加法，要用到移位寄存器和寄存器4．3．1．4并行加法器1．并行输入串行进位加法器7483（T692）n位串行进位加法器由n个一位加法器串联构成，下图是一个四位串行进位加法器。B1A1F1C0C1∑B4A4F4C3

C4∑优点：运算速度快；缺点：电路结构较复杂2．并行输入并行进位加法器74LS283（T693）先行进位超前进位并行进位Ci=AiBi+AiCi-1+BiCi-1=AiBi+(Ai+Bi)Ci-1令：Pi=AiBiGi=Ai+BiC0=0，C1=P1+G1C0，C2=P2+G2C1=P2+G2(P1+G1C0)C3=P3+G3C2=P3+G3(P2+G2(P1+G1C0))A4A3A2A1B4B3B2B1S4S3S2S1C0C474283典型应用：1）将8421码转换成余3码一组输入为8421一组输入为00112）将余3码转换成8421码余3码－3＝余3＋（－3）补码一组输入为余3一组输入为1101C0＝0或1100C0＝13）1）和2）的综合M＝0实现（1）,M＝1实现（2）M接C0

一组为A4A3A2A1，另一组为四个异或门的输出，异或门的一个输入接M，另一输入分别为0011。*4）两个余3码的加法运算余3码相加要进行修正，即有进位时，加3，无进位时，减3。4．3．2译码器（Decoder)具有译码功能的电路称之，即将二进制代码所表示的相应信号或对象翻译出来。4．3．2．1变量译码器4．3．2．2码制变换译码器4．3．2．3显示译码器4．3．2．1变量译码器功能：将n位二进制输入变量译为2n个不同输出信号的电路。1．逻辑电路

1）2-4译码器（2-to-4-LineDecoder)

逻辑图：&A0A1Y3Y0&&&1111Y2Y11E函数表达式、含义、功能表双2-4译码器--74LS139

Y0Y1Y2Y3

A1A0EY0Y1Y2Y3

A1A0EEA1A0Y0Y1Y2Y3000011100110110101101011111011111Y0=A1A0=m0Y1=A1A0=m1Y2=A1A0=m2Y3=A1A0=m32)3-8译码器(3-to-8-LineDecoder)

含义、逻辑图、函数表达式、功能表、符号“0”译中和“1”译中Y0=A2A1A0=m0Y1=A2A1A0=m1Y2=A2A1A0=m2Y3=A2A1A0=m3Y4=A2A1A0=m4Y5=A2A1A0=m5Y6=A2A1A0=m6Y7=A2A1A0=m7A2A1A0Y0Y1Y2Y3Y4Y5Y6Y700001111111001101111110101101111101111101111100111101111011111101111011111101111111111103）4－16译码器(4-to-16-LineDecoder)3线-8线译码器—74138，三个输入，八个输出，输出低电平有效，三个使能输入端，只有当S1=1,S2+S3=0时，译码器工作，否则译码器不工作。Y0Y1Y2Y3Y4Y5Y6Y7

74138A2

A1

A0

S1S2S3“1”“0”“0”2．典型应用1）扩展功能(DecoderExpansion)例1两个2-4译码器构成一个3-8译码器例2两个3-8译码器构成一个4-16译码器例3用若干2-4译码器构成一个4-16译码器*2）构成数据分配器3）构成函数发生器(CombinationalCircuit

Implementation)

例用74138构成一位全加器Si=∑m3（1,2,4,7）Ci=∑m3（3,5,6,7）Y0Y1Y2Y3Y4Y5Y6Y7

74138A2

A1

A0

S1

S2

S3&&SiCi100*4）使能端的使用，能够消除0重叠和尖峰干扰信号&A0A1Y3Y0&&&1111Y2Y1“1”“1”“1”“1”“0”“0”“0”“1”“1”“1”00100111“0”“1”1011“0”“0”0001“1”&A0A1Y3Y0&&&1111Y2Y11E4．3．2．2码制变换译码器将一种代码形式转换成另一种代码形式的译码器二--十进制译码器（又称作4线-10线译码器）将十个表示十进制0－9的二进制代码翻译成相应的输出信号的电路称之。例：8421码转换为十进制数码的译码器（“1”译中）分为两种：完全译码和不完全译码Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9

二－十进制译码器A3A2

A1

A0

功能表：A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9000001111111110001101111111100101101111111001111101111110100111101111101011111101111011011111101110111111111101110001111111101100111111111101010…11111(或者d)

afbgecd4．3．2．3显示译码器把二进制代码翻译出来以供显示器件显示的电路称之。显示电路包括显示器和译码器、驱动器1．数字显示器简称数码管，用来显示数字、文字或符号的器件。1）字形重叠式（辉光管、边光显示管）2）点距阵式3）分段式（荧光数码管、半导体发光二极管）

i）七段笔划形状(Segmentdesignation)和数字的关系ii）共阳极电路（“0”点燃）与共阴极电路（“1”点燃）TS547--共阴极半导体发光二极管七段显示器a-7b-6c-4d-2e-1f-9g-10h-53,8接地

109876afbgec

d123452．译码/驱动器74LS48--中规模二－十进制七段显示译码/驱动器(BCD－to－Seven-SegmentDecoder)惯用符号

abcdefg

7448A3A2A1A0LTBI/RBORBI62173451312111091514“1”点燃7448功能表

数字LTRBIA3A2A1A0BI/RBOabcdefg01100001111111011×00011011000021×00101110110131×00111111100141×01001011001151×01011101101161×01101001111171×01111111000081×10001111111191×10011111001110~151×××××1×××××××BI××××××00000000RBI10000000000000LT0×××××11111111辅助功能：灭灯输入(BI)、试灯输入(LT)、灭零输入(RBI)、灭零输出(RBO)1)

BI=0，熄灭2)当LT=0且BI=1，显示83)

RBI=0，LT=1，且A3A2A1A0=0000，灭零，产生输出信号RBO=0；优先级

abcdefg

7448A3A2A1A0LTBI/RBORBI0010100000000000011111110000000例008.80消去无用的前零和无用的后零（二）RBIRBO（三）RBIRBO（一）RBIRBO（四）RBIRBO（五）RBIRBO“0”“0”“1”74LS48与TS547的连接图

abcdefg

7448A3A2A1A0LTBI/RBORBIabcdefgbcfeagd83111TS5474．3．3编码器(Encoders)

所谓编码是用由0和1组成的二值代码表示不同的事物，实现编码功能的电路称为编码器。（译码的逆过程）1.二－十进制编码器（又称十线－四线编码器）8421BCD码编码器：用四位8421二进制代码对0～9十个十进制数进行编码的电路。（将十进制的0～9这10个数字分别编程4位BCD码）逻辑图（见书本）：具有十个输入、四个输出。只有十种有效输入。表达式：A=I8+I9=I8•I9B=I4+I5+I6+I7=I4•I5•I6•I7

C=I2+I3+I6+I7=I2•I3•I6•I7D=I1+I3+I5+I7+I9=I1•I3•I5•I7•I9注意无论I0＝0或I0＝1，ABCD输出均为0000S=A+B+C+D•I08421BCD普通编码器功能表I9I8I7I6I5I4I3I2I1I0Y3Y2Y1Y01111111111000011111111100000111111110100011111111011001011111101110011111110111101001111011111010111101111110110110111111101111011111111100001111111111001S=0S=12.优先权编码器(PriorityEncoder)用n位二进制代码对2n个允许同时出现的信号进行编码，这些信号具有不同的优先级，多于一个信号同时出现时，只对其中优先级最高的信号进行编码，这样的编码器称之。三位二进制优先编码器的功能表I7I6I5I4I3I2I1I0Y2Y1Y0000000010000000001×001000001××01000001×××0110001××××100001×××××10101××××××1101×××××××11174148--8线-3线优先权编码器IsI0I1I2I3I4I5I6I7Y2Y1Y0OEXOS1××××××××11111011111111111100×××××××0000010××××××01001010×××××011010010××××0111011010×××01111100010××011111101010×01111111100100111111111101禁止状态工作但不编码编码状态问题出现3个111，为区分它们，增加3个标志端：使能输入端Is，使能输出端OS，片优先编码OEX，使得编码器出现三种的工作状态：工作且编码；工作但不编码；禁止工作状态。1）当Is＝0，编码器处于工作状态；Is＝1，处于禁止状态2）OS＝0，OEX＝1，工作但不编码3）0S＝1，OEX＝0，工作且编码。*应用：74148两块扩展成16线-4线优先权编码器OSA2A1A0OEX74148(I)IsI7I6I5I4I3I2I1I0OSA2A1A0OEX74148(II)IsI7I6I5I4I3I2I1I0&&&&OSOEXA3A2A1A0低位片高位片I7I6I5I4I3I2I1I0I15I14I13I12I11I10I9I84．3．4数据选择器(Multiplexers)又称为多路选择器或多路开关，常用MUX表示。它是一种多路输入、单路输出的组合逻辑电路，其功能是从多个数据输入选择出其中一个进行传输的电路。对于一个具有2n路输入和一路输出的数据选择器有n个选择控制变量，控制变量的每一种取值组合对应选中一路输入送至输出。功能示意图：D1D2D3D4数据输入数据输出选择输入4．3．4．1逻辑功能1．四选一数据选择器(4-to-1-lineMultiplexer)逻辑图:四个数据输入端，一个数据输出端，两个数据选择端（地址输入端）1&&&&1111D0D1D2D3FA1A0表达式：F=A1A0D0+A1A0D1+A1A0D2+A1A0D3＝miDi

功能表:惯用符号:EA1A0F1××0000D0001D1010D2011D3

FA1

74153A0ED0D1D2D3

3i=02．八选一数据选择器(8-to-1-lineMultiplexer)

逻辑图、表达式:F=miDi

功能表、惯用符号EA2A1A0F1×××00000D00001D10010D20011D30100D40101D50110D60111D7

FA2A1

74151A0ED0D1D2D3D4D5D6D77i=04．3．4．2典型应用1．扩展功能例1．用2个4选1构成一个8选1两种方法：1）使用使能端A2的正反接两个E；2）不使用使能端，而是用两级电路，在输出级加上一个二选一A2控制地址输入，变成两级选择器电路

FA1

74153(I)A0ED0D1D2D3

FA1

74153(II)A0ED0D1D2D3

1A1A0D0D1D2D3D4D5D6D71A2F例2．用2个8选1构成一个16选1两种方案：1）使用使能端；2）不使用使能端*例3．用单一的4选1构成一个16选1

FA2A1

74151(I)A0

ED0D1D2D3D4D5D6D7

FA2A1

74151(II)A0ED0D1D2D3D4D5D6D7D0D1D2D3D4D5D6D7D8D9D10D11D12D13D14D15二选一A3FA2A1A02．构造函数发生器代数法、卡诺图法、功能表例1．用八选一构造一位全加器

FA2A1

74151A0ED0D1D2D3D4D5D6D7

FA2A1

74151A0ED0D1D2D3D4D5D6D7AiBiCi-1Si“1”Ci“0”例2．用四选一构造一位全加器例3.用四选一实现4变量逻辑函数的功能，函数式为F(A,B,C,D)=m(1,2,4,9,10,11,12,14,15)FA1

74153A0ED0D1D2D3

FA1

74153A0ED0D1D2D3

AiBiBiCi-1Ci-1Ci-1Ai-1Ai-1SiSi3．并行串行数据传送8选一，3个地址输入端由模8计数器控制，整个电路实现8路的并行输入到1路输出的串行转换过程。

FA2A1

74151A0ED0D1D2D3D4D5D6D7计Q2数Q1器Q0时钟10110010并行输入串行输出101100104．3．5数据分配器(Demultiplexer)

又称为多路分配器，常用DEMUX表示。它是一种单输入、多路输出的组合逻辑电路，逻辑功能是将一个输入信号，根据选择信号的不同取值，传送至多个输出数据通道中的某一个。对于一个具有一路输入和2n路输出的数据分配器有n个选择控制变量，控制变量的每一种取值组合对应一路输入送至选中的输出。从哪一路输出由选择控制变量决定。功能示意图：F1F2F3F4数据输出数据输入选择输入4．3．5．1逻辑功能1－4路数据分配器（1-to-4-LineDemultiplexer）逻辑图(见书本），一个数据输入端，四个数据输出端，两个数据选择端（地址输入端）&A0A1Y3Y0&&&1111Y2Y1D1111F0F1F2F3惯用符号表达式：F0=A1A0DF1=A1A0DF2=A1A0DF3=A1A0D功能表

F0F1F2F3A1A0DA1A0F3F2F1F000000D0100D0100D0011D0004．3．5．2典型应用1．串行并行数据传送

Y0Y1Y2D

Y3Y4Y5Y6Y7数据分配器A2A1A00100110110110010计Q2数Q1器Q0时钟并行串行并行数据传送八选一＋3－8译码器前者地址选择和后者变量输入一致，把八选一的输出接3－8的低电平使能端。

Y0Y1S1Y2S2Y3S3Y4Y5Y6Y7译码器数据选择器D0D1D2D3FD4D5D6D7A2A1A01ABCA2A1A0并行输入串行并行输出2．利用译码器构成数据分配器例1用2－4译码器构成1－4路

Y0Y1Y2Y3

A1A0ED101101

Y0Y1Y2Y3

A1A0ED10111110例2用3－8译码器构成1－8路1)使用低电平使能端；2）使用高电平使能端Y0Y1Y2Y3Y4Y5Y6Y7

74138A2

A1

A0

S1S2S3D“1”Y0Y1Y2Y3Y4Y5Y6Y7

74138A2

A1

A0

S1S2S3D“0”原码输出反码输出3．等同比较器3－8译码器＋八选一，观察F的值判断译码器的数据输入和选择器的地址输入是否一致，从而比较两个三位的二进制数是否等同。当F=0时，说明相等。

Y0Y1A2Y2A1Y3A0Y4Y5Y6Y7译码器数据选择器D0D1D2D3FD4D5D6D7XYZA2A1A0S1S2S3100ABC1011111101110104．3．6数码比较器

用来比较两个二进制数大小的逻辑电路。4.3.6.1一位等同比较器比较两个一位二进制数A和B是否相等F=AB+AB=A⊕B=A⊙B4.3.6.2一位大小比较器比较两个一位二进制数A和B的大小当A>BF=AB当A<BF=AB4.3.6.3四位等同比较器比较两个四位二进制数A3A2A1A0和B3B2B1B0是否相等F=(A3⊙B3)(A2⊙B2)(A1⊙B1)(A0⊙B0)(a=b)逻辑图用两级实现，输入级用异或门，输出端接输出级或非门的输入端。

4.3.6.4四位大小比较器74LS85F(A>B)=A3B3+(A3⊙B3)A2B2+(A3⊙B3)(A2⊙B2)A1B1+(A3⊙B3)(A2⊙B2)(A1⊙B1)A0B0+(A3⊙B3)(A2⊙B2)(A1⊙B1)(A0⊙B0）(a>b)F(A<B)=A3B3+(A3⊙B3)A2B2+(A3⊙B3)(A2⊙B2)A1B1+(A3⊙B3)(A2⊙B2)(A1⊙B1)A0B0+(A3⊙B3)(A2⊙B2)(A1⊙B1)(A0⊙B0)(a<b)惯用符号A3B3A2B2A>BA1B17485A=BA0B0A<Ba>b

a＝b

a<b真值表：级联输入的优先级最低数码输入级联输入输出A3B3A2B2A1B1A0B0a>ba=ba<bA>BA=BA<BA3>B3××××××100A3<B3××××××001A3=B3A2>B2×××××100A3=B3A2<B2×××××001A3=B3A2=B2A1>B1××××100A3=B3A2=B2A1<B1××××001A3=B3A2=B2A1=B1A0>B0×××100A3=B3A2=B2A1=B1A0<B0×××001A3=B3A2=B2A1=B1A0=B0100100A3=B3A2=B2A1=B1A0=B0010010A3=B3A2=B2A1=B1A0=B0001001典型应用：1.扩展为八位比较器

用两块7485串联，把低一级的85输出接高一级的级联输入端，低85的级联输入端接010。A3B3A2B2A>BA1B17485A=BA0B0A<Ba>b

a＝b

a<bA3B3A2B2A>BA1B17485A=BA0B0A<Ba>b

a＝b

a<bA3B3A2B2A1B1A0B0010A7B7A6B6A5B5A4B42.扩展为五位比较器

用一块实现，利用级联输入端的作用三种方案：1）a>b接A0，a=b接0，a<b接B0，当A0、B0接互反的信号时，输出没任何问题，但是接相同信号时，A0B0为00，三个输出为000，A0B0接11，三个输出为101，这与输出端本身含义相否，如果不作任何处理，这种结论约定便可以了。A3B3A2B2A>BA1B17485A=BA0B0A<Ba>b

a＝b