DDR原理及物理层一致性测试课件

DDR原理及物理层一致性测试2023/1/142高速信号完整性工程师培训课程

SDRAM，DDRI,II,III原理DDRIIICoreF=100MHz,ClockFreq=400MHz,DataFreq=800MHz2023/1/143高速信号完整性工程师培训课程

SDRAM，DDRI,II,III原理

DDRI:2bitpre-fetch,同时读取(预取）2n的数据DDRII:4bitpre-fetch,同时读取（预取）4n的数据。DDRIII:8bitpre-fetch,同时读取（预取）8n的数据2023/1/144高速信号完整性工程师培训课程

DDRSDRAMArchitecture(源同步）MemoryModuleMemorycontrollercommandAddressclockDQ(0:63)DQS采用源同步技术对数据进行传输，减少由于skew造成的误采样2023/1/145高速信号完整性工程师培训课程

DDRSDRAMArchitecture(源同步）1.对于Command和Address由clock的上升沿对数据进行采样，数据方向为Memorycontroller-〉Memory2.对于Data(DQ)由DQS采用源同步的方式同时在上升沿和下降沿对数据进行采样，即当Write命令时数据方向为Memorycontroller-〉MemoryModule，DQS相对于DQ为centeralign，当Read命令时数据方向为MemoryModule-〉Memorycontroller，DQS相对于DQ为edge

align，在Memorycontroller端会对DQS或者DQ作一个90度的相位偏移。2023/1/146高速信号完整性工程师培训课程

DDRI

拓扑结构2023/1/147高速信号完整性工程师培训课程DDRII

拓扑结构1Kcolumnsx16Krowsx4banksx8outputs=512MbImagecourtesyofMicronTechnology,Inc.ODT2023/1/148高速信号完整性工程师培训课程

DDRIII

拓扑结构ImagecourtesyofMicronTechnology,Inc.2023/1/149高速信号完整性工程师培训课程DDRIIstate/timing2023/1/1410高速信号完整性工程师培训课程DDRIIstate/timingPC4300(Bandwidth,Datarate)4-4-4(Dram三大参数，CL-tRCD-tRP)

2023/1/1411高速信号完整性工程师培训课程

DDRII与DDRI的主要区别(Summary)1.采用4bit-Prefetch技术，在同样的核心频率下达到2倍与DDRI的数据传输率。2.更低的电压：2.5-〉1.8V3.更低的传输延迟：2.9ns-〉1.8ns4.Package:T-SOPBGA5.OCD(off-chipdriver):离线驱动调整，调整上下拉的驱动能力，使交叉点达到理想位置.6.ODT(On-die-terminator):片内终结电阻,减少反射.7.PostedCAS2023/1/1412高速信号完整性工程师培训课程

DDRII与DDRI的主要区别(OCD)OCD(Off-chipDriver)impedancecalibration是DDRII的option功能，某些ＤＲＡＭ厂商（例如Micron)会把这个功能给取消，此时的ＯＣＤ为default值。（Default为18ohm,调整为+-3ohm)Drivemode是测试模式，此时Dram会测试DQS/DQ的skew.Adjustmode是调节模式，通过４个DQ的值（２的４次方），共有16个step调节上下拉电阻。A9,A8,A7为EMRS的值。

2023/1/1413高速信号完整性工程师培训课程

DDRII与DDRI的主要区别(ODT)ODT由EMRSenable/disable,具体ODT的值(例如50,75,150ohm)也由EMRS来设定。ODT一般在chipset中无法设置，只能通过BIOS设置。

终结电阻由on-board改变为on-chip.2023/1/1414高速信号完整性工程师培训课程

DDRII与DDRI的主要区别(PostedCAS)PostedCAS是为了解决DDR内存中指令冲突问题，提高DDRII内存的利用效率而设计的功能。在PostedCAS操作中，允许列地址信号CAS紧跟着行地址信号RAS出现在总线上，提高地址和控制总线的利用率，满足DDRII高数据带宽需求。

2023/1/1415高速信号完整性工程师培训课程

DDRIII与DDRII的主要区别(LowerPower)2023/1/1416高速信号完整性工程师培训课程DDRIII与DDRII的主要区别(Fly-By)2023/1/1417高速信号完整性工程师培训课程

DDRIII与DDRII的主要区别(WriteLeveling)2023/1/1418高速信号完整性工程师培训课程

DDRIII与DDRII的主要区别(性能和容量提升)2023/1/1419高速信号完整性工程师培训课程

DDRIII与DDRII的主要区别(DynamicODT)2023/1/1420高速信号完整性工程师培训课程

DDRIII与DDRII的主要区别(DynamicODT)2023/1/1421高速信号完整性工程师培训课程DDRIII与DDRII的主要区别(Terminationresistor)PC3-6400400MHz,DDR3-800芯片,6.40GB/s带宽PC3-8500533MHz,DDR3-1066芯片,8.53GB/s带宽传输命令/地址/控制总线,带有On-DIMM终结电阻2023/1/1422高速信号完整性工程师培训课程

DDRI/II/III/SDRAM的区别(I)2023/1/1423高速信号完整性工程师培训课程

DDRI/II/III/SDRAM的区别(II)2023/1/1424高速信号完整性工程师培训课程Whatyoudon’tknow......canhurtyou!

等于信号的上升时间比信号的上升时间快2倍比信号的上升时间快3倍比信号的上升时间快4倍比信号的上升时间快5倍示波器上升时间41%12%5%3%2%上升时间慢/异常幅度衰减示波器上升时间对信号的影响RT(measured)=SQRT[RT(oscilloscope)2+RT(Signal)2]2023/1/1425高速信号完整性工程师培训课程

DDR2一致性测试示波器的选择

Risetime(20%-80)=1.8V/(4V/ns)X

0.６

=270ps因此，应该选择上升时间为270/5ps-270/3ps＝54-90ps的示波器，也就是2.5G-4G带宽的示波器。2023/1/1426高速信号完整性工程师培训课程

DDR３一致性测试示波器的选择Risetime(20%-80%)=1.5V/(5V/ns)X0.6=180ps因此，应该选择上升时间为180/5-180/3＝36-60ps的示波器，也就是4G-8G带宽的示波器。2023/1/1427高速信号完整性工程师培训课程

DDR所有的命令集（commandset)2023/1/1428高速信号完整性工程师培训课程

DDR读命令流程1：通过Activate选择行地址（Rowaddress)2：通过Read选择列地址(Columnaddress)3:经过一个CASlatency(1.5,2,3cycle)4:读一个Burst的数据流（2,4,6,8)2023/1/1429高速信号完整性工程师培训课程

DDR读命令2023/1/1430高速信号完整性工程师培训课程

DDR读命令Prechargeclosesrowto

read/writeoperationsandupdatesrowActivatearowReadcolumnofactiverow2023/1/1431高速信号完整性工程师培训课程

DDR写命令流程1：通过Activate选择行地址（Rowaddress)2：通过Write命令选择列地址(Columnaddress)3:经过一个tDQSS(75%-125%)clockcycle4:写一个Burst的数据流（2,4,6,8)2023/1/1432高速信号完整性工程师培训课程

DDR写命令2023/1/1433高速信号完整性工程师培训课程

DDR写命令2023/1/1434高速信号完整性工程师培训课程

DDRCommand和Address的setuptime选取CS#为低电平时，clock的上升沿相对于WE#的下降沿的delay为setuptime（建立时间）2023/1/1435高速信号完整性工程师培训课程DDRCommand和Address的holdtime选取CS#为低电平时，clock的上升沿相对于WE#的上升沿的delay为holdtime（保持时间）2023/1/1436高速信号完整性工程师培训课程DDR2SDRAM

WritedataCenteralignedwritedatawithdatastrobesDQSBurstlengthof4or8data

bitsperreadcommandTwodatatransfersperclockcycleImagecourtesyofMicronTechnology,Inc.2023/1/1437高速信号完整性工程师培训课程DDR2SDRAMData&DataStrobe

WriteDataisCenter-alignedWithStrobeEdgesDQDQSPreambleDQPatternis0101,0101DQ=1DQ=02023/1/1438高速信号完整性工程师培训课程CursorMeasurement-WRITEWRITEusingCursorsAcommonmethodtomeasuretiming…2023/1/1439高速信号完整性工程师培训课程DDR2SDRAM

ReadDataEdgealignedreaddatawithdatastrobesDQSBurstlengthof4or8databitsperreadcommandTwodatatransfersperclockcycleImagecourtesyofMicronTechnology,Inc.2023/1/1440高速信号完整性工程师培训课程DDR2SDRAMData&DataStrobe

ReadDataisEdge-alignedWithStrobeEdgesDQDQSDQPatternis0101,0101,0101,01010在内存控制器对数据进行采样的时候，会将DQS或者DQ进行一个90度的相移，然后对DQ进行采样。2023/1/1441高速信号完整性工程师培训课程CursorMeasurement-READREADusingCursorsAcommonmethodtomeasuretiming…测量tDQSQ2023/1/1442高速信号完整性工程师培训课程DDR2SDRAMRead/WriteData

DQ&DQSSignalsGoTristateBetweenRead&WriteWritedataReaddata2023/1/1443高速信号完整性工程师培训课程DDRI/II/IIIread/write分离方法因为DQ/DQS是双向的(bi-directional),因此在测试DQ/DQS

R/W时必须读写分离。读写分离可能的方法(在DRAM端）：1)幅度。Read>Write;2)斜率。Read>Write

3)相位关系。Read是edge_aligned,Write是centre_aligned.

4)DQSPreamble。Readpreamble>Write.(对于DDRIII，就更容易区分了。因为Readpreamble为负，Writepreamble为正）2023/1/1444高速信号完整性工程师培训课程DDRI/II/IIIread/write分离方法(PinpointTrigger)OldTriggerSequences17TriggerCombinationsPlusComm&SerialNewPinpointTriggering1445TriggerCombinationsPlusComm&SerialAllAt7GHz!!2023/1/1445高速信号完整性工程师培训课程DDRI/IIread/write分离方法IDQSDQ2023/1/1446高速信号完整性工程师培训课程DDRI/IIread/write分离方法IDQSDQ2023/1/1447高速信号完整性工程师培训课程DDRI/IIread/write分离方法IDQSDQ2023/1/1448高速信号完整性工程师培训课程

DDRI/IIread/write分离方法IIDQSDQ2023/1/1449高速信号完整性工程师培训课程

DDRI/IIread/write分离方法IIDQSDQ2023/1/1450高速信号完整性工程师培训课程

DDRIIIread/write分离方法2023/1/1451高速信号完整性工程师培训课程DDRI/II/IIIread/write分离方法2023/1/1452高速信号完整性工程师培训课程全新的ＤＤＲ自动测试软件－－ＤＤＲＡ2023/1/1453高速信号完整性工程师培训课程PANEL#2PANEL#1全新的ＤＤＲ自动测试软件－－ＤＤＲＡ选择DDR类型选择DDR速度选择测试的项目(Read/Write/Clock)2023/1/1454高速信号完整性工程师培训课程全新的ＤＤＲ自动测试软件－－ＤＤＲＡPANEL#4让DDRA自动识别待测burst

PANEL#3为DQS,DQ,CLK选择输入的通道

Optional选项2023/1/1455高速信号完整性工程师培训课程全新的DDR自动测试软件－－DDRAPANEL#5让ＤＤＲＡ自动识别阈值电平，也可手动输入可手动选择scaling,即手动调整burst样本数2023/1/1456高速信号完整性工程师培训课程全新的DDR自动测试软件－－DDRA2023/1/1457高速信号完整性工程师培训课程全新的DDR自动测试软件－－DDRA

(DQ相对于DQS的setupandholdtime)2023/1/1458高速信号完整性工程师培训课程全新的DDR自动测试软件－－DDRAＤＤＲ测试项目包括读burst,写burst，斜率，差分时钟，单端时钟单端DQS，命令线和地址线2023/1/1459高速信号完整性工程师培训课程全新的DDR自动测试软件－－DDRADataEyeWidth(Spec没要求，可作debug参考）tDQSH/tDQSLtDH-Diff(base)/tDH-Diff(derated)/tDS-Diff(base)/tDS-Diff(derated)

2023/1/1460高速信号完整性工程师培训课程

DDRA---唯一严格根据Jedec规范测量建立保持时间DDR2/3的Jedec明确规定，数据线，命令线和地址线的建立保持时间的spec,必须是tDS(base)+△

tDS=tDS(derated)2023/1/1461高速信号完整性工程师培训课程DDRA-唯一严格根据Jedec规范测量建立保持时间加入了DDR2和３对数据线/命令线/地址线的建立保持时间的derated测试2023/1/1462